计算器总结范文第1篇

关键词：组成原理；运算器；基础

中图分类号：G642 文献标识码：A 文章编号：1009-3044（2017）06-0172-03

1 实验所涉及的关键芯片

实验74LS181芯片构成，74LS181芯片功能如表1，表中S3S2S1S0MCN是功能控制开关，A、B分别表示作数和操作数、F表示输出。74LS181芯片是4位二进制的运算器。使用74LS273为锁存器，锁存需要的操作数。

2 实验原理

把74LS181芯片两片以并/串形式构成8位字长的ALU；运算器的两个数据输入分别由两个8位进制的锁存器（74LS273）锁存，锁存器的输入由数据总线提供。数据总线由输入单元（INPUT UNIT）提供。具体设计原理如图1。两个8位进制的锁存器（74LS273）分别提供8位二进制数，两片74LS181芯片分别这2个8位二进制数的低4位和高4位进行运算，同时两片74LS181芯片进行一位二进制的进位操作。

3 实验连线

有了运算器的设计后，需要把运算器跟实验的输入单元（INPUT UNIT）、数据总线（DATA BUS）、控制开关（SWITCH UNIT）还有时序控制部件（SINGAL UNIT）连线起来。具体如图2。

4 实验步骤的设计

进过芯片的选择，实验原理的设计，通过连线使运算器与其他部件链接起来，就可以进行实验。该实验与验证为主。主要分为3个步骤。具体如下：

S1：置数操作。分别通过输入部件（INPUT UNIT）提供两个8位二进制数到两个8位二进制的锁存器（74LS273）锁存。

S2：检验置数是否正确。根据74LS181芯片的功能表，当S3S2S1S0MCN功能控制开关信息为111111时，运算器输出一个锁存器的数，当S3S2S1S0MCN功能控制开关信息为101011时，运算器输出另一个锁存器的数，当两个置数都正确时，进行S3；否则，进行S1。

S3：验证手工计算与芯片计算结果是否一致。根据74LS181芯片功能表，结合锁存器（74LS273）锁存的两个8位二进制数，进行手工计算写下计算的结果，然后，控制74LS181芯片的S3S2S1S0MCNM行操作控制。比如加法运算，74LS181芯片的S3S2S1S0MCN为100101；减法运算74LS181芯片的S3S2S1S0MCN为011000；逻辑运算的或运算，74LS181芯片的S3S2S1S0MCN为000101。

5 总结

通过该设计实验，学生进行正确操作，学生会发现自己手工进行计算的结果跟芯片计算的结果完全吻合，从而使学生对运算器的功能留下深刻影响，也解决了学生对运算器理解的困惑。

参考文献：

计算器总结范文第2篇

    欢迎来到论文参考中心,在您阅读前,与您分享:路是脚踏出来的,历史是人写出来的。人的每一步行动都在书写自己的历史。 —— 吉鸿昌

    一种新型多DSP并行处理结构

    摘要:提出了一种由6片ADSP-21161构成的新型的多DSP并行处理结构,它具有运算能力强、I/O带宽宽、通信手段多样、能灵活地改变拓扑结构、可扩展性和通用性强等特点,并且以此并行计算结构为核心设计实现了通用高速实时雷达信号处理系统。

    关键词:多DSP 并行计算 实时信号处理

    传统的雷达信号处理系统的设计是根据具体的需求确定算法流程以及硬件结构的。这导致了系统升级的困难加大。当信号处理的内容改变、要求处理的数据量加大、改进处理算法时,必须对整个系统进行重新设计。

    利用软件无线电的原理,可以构建通用的硬件平台,辅之以必要的软件系统,能实现各种信号处理功能。

    本结构采用高速浮点DSP(ADSP-21161N)。ADSP-21161集成了一个性能优良的浮点DSP核和丰富的在片功能,并且提供了实用可靠的多处理器互联及并行处理的方式。以六片ADSP-21161N构成的多处理器结构具有强大的处理能力,可以完成各种高速实时信号处理功能。

    实时信号处理要求巨大的计算量与超高速的计算速度,而现在的单片DSP很难满足要求,因此必须采用合理的多DSP并行计算结构。雷达信号处理的特点要求处理结点具有大的I/O带宽,以实现高数据吞吐能力,通用的系统还必须支持多种算法,因此应能根据不同并行算法的要求灵活地改变多DSP并行计算的拓扑结构,并提供方便多样的相互通信手段。

    图1

    1 ADSP-21161N芯片简介

    ADSP-21161N是美国ADI公司近斯推出的功能强大的32bit浮点DSP芯片,采用超级哈佛结构,拥有多条内部总线、高速运算单元、大容量存储器、灵活多样的外部接口。它的核心工作频率可达100MHz,外部总线工作频率可达50MHz。由于其内部包括两组处理单元,每组又运用三级流水线结构进行处理,故而运算处理速度可达达到600MIPS,以此来实现DSP的低工作频率、高处理能力的功能可以降低功耗。

    大容量内部双端口SRAM,容量可达到1Mbit,分成两个存储区,一个周期可同时完成指令代码及操作数的存取,并可任意设置成16位、32位或48位字宽,给不同的应用带一籽方便。

    主机(HOST)与多处理器接口无需外部电路,依靠片内总线仲裁逻辑和DMA控制器的支持,能够方便地构成紧耦合的共享总线/共享存储器的并行系统。在片的SDRAM控制器,可直接管理SDRAM,多DSP之间可以很好地协调共同使用SDRAM,从而构成一个一体化的处理系统。

    两套双向高速LINK数据传输,每套LINK口受独立的DMA控制 器、发送/接收数据FIFO的支持,可进行最高达100MB/s的高速数据传,大大提高了并行处理能力,可借以构成松耦合的分布式并行系统。

    另外,还有SPI接口、可编程I/O管脚(FLAG)以及同步串口等通信端口。

    2 多处理器系统基本结构

    在多处理器系统中,处理器节点之间的通信通常使用两种方案:一种方案是使用专门的点对点通信信道;另一种方案是节点之间通过个共享的全局存储器和一条并行总线进行通信。这两种解决方案则构造了两种多DSP结构,即数据流式结构和簇式结构。

    2.1 数据流工多处理器结构

    数据流式多处理器结构应用ADSP-21161N的链路口进行点对点通信。系统的算法可以分解成多个部分,分别由多个处理器节点执行,并将数据按顺序放到由处理器节点构成的“流水线”上。这样的系统结构特别适合于对计算带宽要求高、灵活性要求低的应用。但作业一个通用的处理平台,必须做到灵活性强,因此本文所介绍的系统并没有应用数据流式结构,而是簇式结构。

    2.2 族式多处理器结构

    族式多处理器结构适合于需要一定灵活性的应用,特别是当一个系统必须我种不同任务,而其呈些可有需要并发运行的情况。簇式多处理器结构如1所示。

    ADSP-21161N的内部存储器是针对满足多处理器系统I/O的需要设计的,片内的双口RAM允许在处理器核进行双数据访问的同时进行全速的处理器间传送,而不需要从处理器核窃取周期使处理器保持完整的100MIPS、600MFLOPS的性能。通过软件的设计,6片ADSP-21261N组成的一个统一的族式多处理器系统,可以将多处理器配置成数字并行或者是控制并行系统。由于各处理器节点内核之间不相互制约,这样一个系统可以达到3600MFLOPS的运算速度,对于通常的信号处理工作完全可以做到实时处理。

    簇内存在一个瓶颈,这是因为在每个周期里只有两个处理器可以通过共享的总线进行通信,其它的处理器则被阻塞,直到总线被释放为止。由于ADSP-21161N也可以在一个族中进行点对点的链路口传送,该瓶颈很容易被消除。通过普通总线可以动态的建立和激活处理器间的数据链接。由于ADSP-21161N仅有两个链接口,各处理器间只能两两相连构成一条链路,不相邻的两个处理器节点之间的通信则要通过中间节点给予支持。但由于ADSP-21161N的链路口数据传输速率为100MB/s,而且传输字宽为8bit,基本可以消除此瓶颈的影响。

    2.3 多处理器总线仲裁

    多个ADSP-21161N可以共享外部总线,而不需要另外的仲裁电路。总线仲裁是通过使用BR1-BR6、HBR和HBG等信号完成的。BR1-BR6在多个ADSP-21161N之间进行仲裁,HBR和HBG完成ADSP-21161N主处理器和主机处理器之间的部控制权传递。总线仲裁可以采用跑步 同的优先权机制解决总线请求的竞争:固定优先权和循环优先权。RPBA管脚决定使用哪种优先权机制。当RPBA为高电平时选择循环优当RPBA为低电平野外选择固定优先。由于循环优先机制控制比较复杂,因此一般可和固定优先机制,经过实验检验,固定优先机制很容易用,而且效果不错。在固定优先机制中,参与竞争总线的ADSP-21161N中,ID号最小的ADSP-21161N将成为主处理器,从而可以将先级罗高的处理工作放在ID号较小的处理器中。在软件优先权控制上则需要较少的运算开销。

    多处理器系统中各ADSP-21161N之间的BR1-BR6要连在一起,用到的BRx线的数量等于系统中ADSP-21161N的数量。每个处理器驱动与自身ID2-0输入相对应的BRx管脚,并且监视其它处理器的BRx管脚。如果系统中的ADSP-21161N少于6片,未用的BRx管脚应上拉为高电平。

计算器总结范文第3篇

关键词处理器、安全处理器、安全模块、密码模块

1引言

现有的安全技术似乎始终存在着局限性，防火墙被动防御无法阻止主动入侵行为、应用级过滤检测与处理能力存在矛盾，背负众望的IPv6技术也无法鉴别主机、用户真实身份，无法阻止攻击报文。当系统的安全越来越岌岌可危，人们开始尝试从芯片的角度去解决安全难题。要保证信息安全首先要保证拥有自有版权的安全芯片。目前，安全芯片设计在信息安全领域已取得了很大成绩，在密码学研究方面已经接近国际先进水平，嵌入式密码专用芯片也已开发成功，但密码芯片在功能与速度方面还滞后于系统和网络的发展，特别在高速密码芯片方面与国际先进水平有很大差距。同时，在CPU方面，不管是通用处理器、嵌入式处理器还是专用微处理器技术已经很成熟，国内多个单位都把嵌入式处理器作为切入点，如中科院计算所的“龙芯”、北大微处理器中心的“众志”、中芯的"方舟"等，嵌入式CPU已作为SOC芯片的核心，但很少考虑安全方面，特别是针对国内的专用密码算法。具有自主版权的CPU才是安全的CPU，只有具有自主知识产权的CPU不断取得新突破，对我国的信息安全才具有重大现实意义。随着网络速度的不断提高，微电子技术的不断发展，在芯片中加入安全功能成为一种趋势，特别是在个人电脑的芯片设计中。研制安全处理器将是今后安全产品的发展趋势。

2安全处理器的技术跟踪

2.1嵌入式处理器

目前处理器的划分从应用角度出发，分三类：通用处理器、嵌入式处理器、专用处理器。这些分类都是相对的，只是在一定程度上反映CPU的特性。

根据CPU的特性，选择嵌入式处理器[2]为主要的研究对象。它的有利方面表现在：

(1)芯片设计技术，EDA工具已有很大发展，完全可将一个完整的系统集成在一个芯片上，即SOC(SystemOnChip)。这一技术使开发速度大大加快，可实现自主的知识产权。

(2)与嵌入式CPU配套的软件，从嵌入式OS(包括Linux和其他自主OS)到在它上面运行的应用程序，不像PC的软件那样受到微软垄断的影响，完全可以自主开发。

(3)嵌入式CPU对半导体生产工艺的要求适合我国的国情。多数不必采用最先进、昂贵的半导体工艺，能充分发挥国内现有的半导体生产能力。

系统芯片技术使嵌入式应用系统的开发越来越倾向于以32位CPU为核心，传统的8位微处理器由于芯片面积小，开发方便，得到了广泛的应用。但由于其总线宽度仅为8比特，性能相对较低。而随着应用的不断扩展，系统控制部分越来越复杂，对微控制器的性能要求也日趋提高。32位CPU核是发展趋势，掌握了自主32位CPU核的技术，在安全应用领域具有重大意义。纵上所述，我们研究的安全处理器采用的是32位嵌入式处理器。

2.2安全处理器

目前，市场大部分的安全产品采用传统的应用电子系统设计，其结构都是通过CPU软件运算密码算法或者将密码算法用硬件FPGA实现，然后用CPU控制。这样的结构使安全产品的速度受到约束，产品的集成度不高，不能降低产品的成本。

对于安全处理器来说，不是以功能电路为基础的分布式系统综合技术，而是以功能IP为基础的系统固件和电路综合技术。因此，安全处理器是集处理器和安全技术于一体。其功能的实现不再针对功能电路进行综合，而是针对系统整体固件实现进行电路综合。电路设计的最终结果与IP功能模块和固件特性有关，而与PCB板上电路分块的方式和连线技术基本无关，从而使所设计的结果十分接近理想设计目标。当前，国外已经有些公司研制生产出了安全协议处理器，如Hifn公司近日推出最具性价比的HIPPII8155安全协议处理器，适用于路由器、交换机及VPN网关等IPsec和SSL等应用。但是这些产品使用的是标准的公开算法如AES,DES等，不能满足国内安全产品的需要。文章所设计的安全处理器是基于专用算法的32位处理器。

3安全处理器的设计

安全处理器的设计将包括嵌入式操作系统、嵌入式系统程序和应用程序的开发；软件与硬件的划分、协同设计、协同仿真；电路的综合、布局布线等等。在完成对当前微处理器、SOC设计技术和安全处理器等新技术的跟踪后，结合对CPU和密码芯片的实践，设计了安全处理器的结构、算法核的结构和软件。

3.1安全处理器结构

安全处理器采用的基本体系结构如下：

采用这种系统结构，CPU能通过内部总线控制各个模块部分，DMA控制器也能通过内部总线控制各个模块之间的数据传输。且CPU能响应各个模块的中断，中断控制器控制着优先级和响应模式；总线控制器控制着内部总线的状态；安全模块能产生中断并具有状态值可供查询和使用。

安全处理器能独立作为数字信号处理器DSP使用；也能通过PCI、存储器扩展等通用接口连接显示器、硬盘等外设、存储器可以组成微计算机环境。

作为专用芯片时，一般用来研制安全设备，对用户的数据进行保护。将密码算法模块挂在系统总线上，(系统总线采用ARM公司的AMBA2.0规范[1])，密码算法模块有主模式和从模式两种工作模式，通过微处理器核来初始化、配置密码模块。这样，单个的SOC[3]可以实现网络加密，当安全处理芯片接受一个从MAC发来的数据包后，由操作系统的TCP/IP应用程序分析数据包，根据协议提取加/脱密操作有关的数据，将密码模块设置为从设备，安全处理器按照密码模块的要求，送相关的地址、长度、或者密钥等参数，然后将密码模块置为主设备，由密码主设备申请总线传输，从MAC或存储器中读入数据，进行加、脱密算法运算，添加一些必要的信息，将结果数据送到MAC或者目的存储器中。采用这种结构不但实现了使用一个安全处理器就完成了网络数据包的加脱密，而且由于密码模块直接挂在系统总线上，提高了加脱密速度。同时由于集成在一个芯片上，增加了密码模块的安全性。从而根据不同的用户需求，研制开发成不同种类的安全保密设备。3.2安全模块的结构

安全模块分为专用密码算法核、公开密码算法核、运算加速器和快速驱动引擎。安全模块核心部件挂接在系统的高速总线上，为了提高其利用率，采用虚拟部件的结构和算法部件驱动引擎。不同的算法操作对应不同的指令，这些指令为专用指令，需要编译器的支持或者通过微指令执行。物理寻址范围一般较窄，输入/输出支持DMA、I/O、Burst等总线结构的所有操作。操作的策略实现预置/预测机制，采用4位指令执行状态标记。密码算法核预设两组物理实体，实体间相互独立。算法的逻辑位宽128bit，为部件级流水线的工作方式。数据处理按序进行，操作结果按序写入，回写操作受指令的执行状态控制。算核中还嵌入部分微代码，支持特定的应用和专用算法的测试、密码算法的自动配置和参数下载，从而确保密码算法硬件的可靠性和安全性。

密码算法部件的结构如下：

Reset(复位)来自芯片的复位控制器模块，中断及响应与芯片的中断控制器相连，状态反映在芯片的状态寄存器中，CLK来自芯片的PLL模块，最高频率为160MHz，地址线、数据线等与芯片的内部总线相连，扩展控制可以连接已有的外部安全密码模块。

密码算法核采用两种工作方式主设备模式和从设备模式。当工作在主设备模式时，写完密钥后，密码模块按AHB规范[1]申请总线，在请求总线成功后，密码模块将源地址发送到总线上，将源地址中的数据读入SFIFO中，释放数据总线，处理器可以并行完成其余任务。同时，模块内部从SFIFO中读出数据，进行算法运算，同时将加密结果写入EFIFO中。通过这种工作方式，可以提高加脱密速度，并行完成任务。密码模块工作在从设备模式时，处理器以存储器模式访问专用算法核，适应于低速产品的需要。

3.3安全处理器的软件特征

安全处理器的软件是实现嵌入式系统功能的关键，对安全处理器系统软件和应用软件的要求也和通用计算机有所不同。

(1)软件要求固态化存储。为了提高执行速度和系统可靠性，嵌入式系统中的软件一般都固化在存储器芯片或作为BIOS。

(2)软件代码高质量、高可靠性。尽管半导体技术的发展使处理器速度不断提高、片上存储器容量不断增加，但在大多数应用中，存储空间仍然是宝贵的，还存在实时性的要求。为此要求程序编写和编译工具的质量要高，以减少程序二进制代码长度、提高执行速度。

(3)系统软件(OS)的高实时性是基本要求。

(4)在多任务嵌入式系统中，对重要性各不相同的任务进行统筹兼顾的合理调度是保证每个任务及时执行的关键，单纯通过提高处理器速度是无法完成和没有效率的，这种任务调度只能由优化编写的系统软件来完成，因此系统软件的高实时性是基本要求。

(5)多任务操作系统是知识集成的平台和走向工业标准化道路的基础。

4安全处理器的应用

安全处理器的应用很广阔，既可以用来设计终端加密设备，又可以设计线路式加密设备，完成批信息加/脱密处理、数字签名、认证和密钥管理等功能。安全处理器具有PCI、MAC、USB等接口，直接与接口器件相连。线路上的数据流通过接口芯片流入安全处理器芯片的相应接口模块，数据被接受。CPU对收到的一帧（包）数据进行处理，支持SDLC/HDLC、PPP、DDN、FR等协议，需要加（脱）密的数据通过处理器芯片的内部总线与密码模块进行交换，由密码模块完成加（脱）密操作，处理完的数据最后由CPU控制通过相应的接口发送出去。安全处理器将专用密码算法核和处理器集成在一个芯片上，最大限度的减少了部件之间的连接，提高了系统的安全性和可靠性，充分保证了高性能和高性价比，优越性会越来越明显，必将会得到更广泛的应用。

参考文献

〔1〕AMBASpecification（AdvancedMicrocontrollerBusArchitectureSpecification）

计算器总结范文第4篇

【关键词】四旋翼飞行器；惯性传感器；PID控制

0 引言

微型四旋翼飞行器不仅具有体积小、结构简单、成本低廉等优点，而且能够在狭小的空间内垂直起降、定点悬停，能够适应各种复杂环境，具有广阔的应用前景。

但是，四旋翼飞行器是一个典型的非线性、强耦合、多变量的欠驱动系统[1]，并且在飞行过程中容易受到外界的干扰因素影响，使得飞控系统的设计变得尤为困难。因此，本文采用STM32处理器为核心控制器，结合MPU6050陀螺仪加速度计、2.4G无线通信模块，设计双闭环PID控制算法，实现微型四旋翼飞行器的稳定飞行。

1 系统总体设计

四旋翼飞行器总体结构如图1所示，由主控器模块、电池组供电模块、无线通信模块、动力输出模块和传感器模块构成。操控者通过遥控器向飞行器发送飞行指令，飞行器的主控芯片STM32F103C8T6接收到飞行指令后，通过IIC总线采集陀螺仪、加速度计芯片MPU6050以及GPS芯片 的实时信息，经过滤波算法后进行飞行姿态算解，使用闭环PI算法计算四个电机的PWM占空比，最终通过控制四个电机的转速实现飞行器姿态的控制。

2 系统硬件设计

2.1 系统主控制器

飞行器选用意法半导体（ST）公司的STM32F103C8T6作为主控芯片，该芯片采用Cortex-M3内核，主频最高72MHz，内置64KB程序存储器，20KB数据存储器，3个通用定时器，1个高级定时器，2个12位10通道ADC，32个通用IO口，支持SPI、IIC、UART、USB、CAN等总线接口。满足飞控系统的各项要求。

2.2 陀螺仪与加速度计传感器模块

陀螺仪与加速度计传感器采用MPU6050，该芯片集成了3轴陀螺仪和3轴加速度计。陀螺仪可测范围为±250dps，±500dps，±1000dps，±2000dps；加速度计可测范围为±2g，±4g，±8g，±16g。使用IIC总线和主控芯片进行通信。

3 系统软件设计

3.1 飞控算法设计

整个飞控算法包括飞行姿态算解、姿态控制。

姿态算解就是根据MPU6050的陀螺仪和加速度计分别获得获得三轴转动的角速度和三轴方向上的加速度，求解四旋翼飞行器的方位和姿态。MPU6050内部集成了数字运动处理（DMP）单元，利用卡尔曼滤波对六轴数据进行数据融合产生四元数。主控芯片通过IIC总线直接从MPU6050的数据缓存中读出四元数，利用公式（1）把四元数转化为欧拉角[2-3]，从而获得飞行器的当前姿态。

3.2 双闭环PID控制

四旋翼飞行器在飞行过程中不可避免的会受到外部的干扰，因此，采用双闭环串级控制算法实现飞行器飞行姿态的调整和控制，提高系统的抗干扰能力，控制框图如图2所示。内环对飞行器的角速度进行PID控制，外环对飞行器的姿态角进行PID控制。

4 实物图片

微型四旋翼飞行器的实物如图3所示。

5 Y论

微型四旋翼飞行器在硬件上采用高性能的STM32F103C8T6和MPU6050芯片，结构简单可靠。在软件上使用MPU6050芯片的DMP功能直接读取飞行器的姿态结合双闭环PID控制飞行器姿态，获得更稳定的飞行姿态控制。

【参考文献】

[1]齐书浩.微型四旋翼飞行器总体设计及其运动控制[D].上海：上海交通大学，2013.

计算器总结范文第5篇

关键词：CPCI、伺服控制卡

中图分类号：TP332 文献标识码：A 文章编号：1007-9416（2013）10-0001-02

1 引言

某船载的光电跟踪设备要求具有很高的可靠性，根据以往研制设备的经验，新研制设备的伺服控制系统欲采用CPCI工控机，CPCI工控机的板卡采用CPCI总线的连接方式，CPCI使用的是高可靠的欧洲卡结构，采用2mm密度的针空连接器，具有高性能连接技术，为船载光电跟踪设备的伺服系统提供最优化的结构。

2 伺服控制系统的组成

伺服控制系统的硬件主要包含伺服控制卡、CPCI通讯卡和CPCI工控机。CPCI计算机通过CPCI总线连接串行通讯卡、伺服控制器，实现与其它分系统的通讯功能，同时对编码器、脱靶量及引导数据进行融合运算，并将运算结果通过CPCI总线传递至伺服控制卡进行融合跟踪。

CPCI计算机软件接收各图像探测器的目标特征与航迹信息以及设备的实时状态信息，实现对同一目标不同谱段的多探测器、多数据源的数据融合处理和跟踪过程的智能决策处理。软件运行环境为Windows XP操作系统。软件在VC++ 6.0环境上进行开发。伺服控制分系统的组成结构如图1所示。

CPCI计算机软件通过CPCI总线向伺服控制卡发送融合引导数据，实现融合跟踪功能，

融合跟踪是利用光电跟踪设备上多传感器数据源及外引导数据源的信息进行融合处理，以实现对目标轨迹的精确预测，从而保证在数据源遇到干扰的情况下依然能对目标进行稳定跟踪。

3 伺服控制卡的设计

伺服控制卡采用内插CPCI总线架构，其主要由DSP芯片、FPGA、PCI接口芯片、串行通讯芯片、A/D芯片等组成。伺服控制卡硬件结构如图3，主要完成功能有：

（1）位置回路、速度回路的运算；（2）采集编码器，电视脱靶量串行通讯数据；（3）单杆

模拟量采集；（4）读取操控按键，并点亮相关指示灯；（5）与工控机进行CPCI总线数据交换。

3.1 DSP 模块设计

DSP采用目前TI公司定点数字信号处理器TMS320C6416，主频1GHz，运算速度可达8000MIPS，最高速指令周期时间为1.0ns，每周期可执行8条32bit指令，具有VelociTI.2先进VLIW结构内核。8个独立的功能单元。6个ALU（32、40bit），每个单元每周期都可完成一个32bit、两个16bit或者4个8bit算术运算。2个乘法器支持每周期完成4个16×16bit乘法（结果是32bit）或者8个8×8bit乘法（结果是16bit）。

DSP6416具有运算精度高、速度快的优点，与以前的伺服控制卡的处理器具有很大的优势，为伺服控制系统应用更复杂的、先进的控制算法提供了硬件基础。

3.2 FPGA 模块设计

FPGA采用高性能的XILINX公司的XC3S2000型FPGA作为伺服控制卡的协处理器，具有200万的系统门，高达260MHz的系统带宽主要完成融合引导数据的采集、产生PWM调宽波信号、存储管理、实现DSP与数据交换、A/D芯片和串口芯片的接口逻辑、实现CPCI总线接口芯片的本地仲裁。

由于系统设计时，采用了可编程逻辑器件FPGA，使系统的逻辑控制和总线控制的设计非常简单、灵活。在设计的过程中，将DSP的地址总线、数据总线及读写控制等全部接入到FPGA内，利用FPGA的可编程特性，进行系统的时序和逻辑控制，内部设计结构图如图3所示。

3.3 CPCI 模块设计

CPCI模块的设计主要是PCI接口设计，常用的设计方法主要有两种方法，第一种方法是充分利用FPGA器件的资源，用VHDL语言编程实现PCI接口的功能，第二种方法是利用专用的PCI总线的接口芯片，通过比较两种方法可知，第一种方法开发难度大，成本较低，第二种方法开发比较容易，开发周期短。考虑到本系统实际，在设计时，采用第二种方法，所选用的芯片是PCI9054。CPCI模块设计如图4所示。

4 伺服控制系统的软件设计

伺服软件设计主要包括两部分：CPCI工控机程序和伺服控制卡的DSP程序。

CPCI工控机程序开发环境采用Visual C++，C语言编程。应用程序通过CPCI总线接收伺服控制卡发送的脱靶量和编码器数据，完成融合处理和记忆跟踪等算法。DSP伺服控制卡的软件开发环境采用TI公司的CCS，C语言编程，DSP程序接收编码器数据、电视脱靶量及跟踪状态，完成状态的切换、捕获算法和位置回路，速度回路的计算。CPCI工控机应用程序软件流程如图5所示。DSP控制卡软件流程如图6所示。

为了保证实时性的要求，修改串口卡的驱动程序，在驱动程序中完成数据打包和收发，以简化硬件底层与应用程序数据交换。