集成电路的设计

前言：想要写出一篇令人眼前一亮的文章吗？我们特意为您整理了5篇集成电路的设计范文，相信会为您的写作带来帮助，发现更多的写作思路和灵感。

集成电路的设计范文第1篇

【关键词】逻辑芯片；功能测试；FPGA；MFC

在最原始的测试过程中，对集成电路（Integrated Circuit，IC）的测试是依靠有经验的测试人员使用信号发生器、万用表和示波器等仪器来进行测试的。这种测试方法测试效率低，无法实现大规模大批量的测试。随着集成电路的集成度和引脚数的不断增加，工业生产上必须要使用新的适合大规模电路测试的测试方法。在这种情况下，集成电路的自动测试仪开始不断发展。

现在国内的同类型产品中，一部分采用了单片机实现，这部分仪器分析速度慢，难以用于大规模的测试系统之中，并且在管脚的扩展性上受到严重的限制。另一部分使用了DSP芯片，虽然功能上较为完善，但造价不菲，实用性能有限。本文的设计是基于FPGA实现逻辑芯片的功能故障测试。由于FPGA芯片价格的不断下降和低端芯片的不断出现，使用FPGA作为主控芯片可以更适合于市场，且有利于对性能进行扩展。实验表明，该系统设计合理，能对被测芯片进行准确的功能测试。

1.逻辑芯片功能测试的基本理论简介

功能测试也称为合格―不合格测试，它决定了生产出来的元件是否能正常工作。一个典型的测试过程如下：将预先定义的测试模板加载到测试设备中，它给被测元件提供激励和收集相应的响应；需要一个探针板或测试板将测试设备的输入、输出与管芯或封装后芯片的相应管脚连接起来。测试模板指的是施加的波形、电压电平、时钟频率和预期响应在测试程序中的定义。

元件装入测试设备，测试设备执行测试程序，将输入模板序列应用于被测元件，比较得到的和预期的响应。如果观察到不同，则表示元件出错，即该元件功能测试不合格。

2.测试系统设计

该测试系统由下位机硬件电路和上位机测试软件两大部分构成。系统采用功能模块化设计，控制灵活，操作简单，而且采用ROM存储测试向量表库，方便以后的芯片型号添加和扩展，有很好的实际应用性。

2.1 硬件设计

控制器模块选用Altera的FPGA芯片EP3C16Q240C8N，配置芯片选用EPCS4。控制器由使用VerilogHDL硬件语言实现了包括串口接收模块、数据转换与测试保护模块和串口发送模块三个部分的功能设计。串口接收模块完成与串口芯片MAX3232进行通信，接收由上位机发送来的测试指令；数据转换与测试保护模块产生实现一个类似于D触发器的保护器，对测试端的被测芯片输出脚进行双保护，保证其在测试后的回测值不受初值影响；串口发送模块将测试后得到的数据组合为一个回测寄存器，并按照串口通信协议将回测数据发送回上位机。

串口通信模块选用MAX3232芯片，现串口的全双工数据传输。

2.2 软件设计

3.系统测试验证

3.1 常规测试

以芯片74LS08为例，测试流程如下：

（1）使用Microsoft Office Access 2003软件建立测试数据库，并在数据库中建立几款不同被测芯片的测试数据。

（2）在芯片型号检索对话框中输入“74LS08”型号后，点击“确定”按钮即可完成芯片检索的流程。

（3）自动测试模式下，系统将调用数据库中被测芯片的完整测试数据，并且完成整个测试集的循环测试。

3.2 故障测试

此时，如果被测芯片依然为74LS00芯片，而从上位机的数据库中重新调入74LS00芯片的测试信息进行测试，其测试结果则显示为“该芯片功能测试全部通过”。其显示界面如图3所示。由此可以验证，测试系统对芯片功能故障的判断十分准确，并且测试系统可以准确的识别存在故障的测试矢量位置，以便于用户进行进一步的分析。

4.结论

本文用FPGA进行了一个芯片功能测试系统，并对其功能进行了验证，实验结果表明该系统测试方法简单，测试过程迅速，测试结果准确。该系统为芯片功能测试提供了一个很好的解决方案，具有重要的应用价值。

参考文献

[]罗和平.数字IC自动测试设备关键技术研究[D].成都：电子科技大学，2008.

[2]马秀莹.新型超大规模集成电路（VLSI）直流参数自动测试系统[D].北京：北京工业大学，2005.

[3]康华光.电子技术基础（数字部分）[M].北京：高等教育出版社，2005.

[4]张伟伟.混合电路仿真中的元件建模与故障建模技术研究[D].武汉：华中科技大学，2008.

集成电路的设计范文第2篇

知识经济时代，社会经济的发展越来越依赖于科学技术的进步，电子信息产业作为高新技术行业，又以集成电路（IntegratedCircuit，IC）的设计为前沿。作为21世纪的朝阳产业，IC设计能力反映了一个国家信息产业的硬实力，深刻地影响着人们生产、生活的方法面面，对于一国的经济社会发展起着举足轻重的作用。随着集成电路的规模依据摩尔定律不断呈指数级别地飞速增长，已经实现可以将整个系统集成到一块单硅芯片上，片上系统（SystemonChip，SoC）的概念应运而生。然而对于大规模的SoC开发，无论从设计的费用、周期还是可靠性方面考虑，传统的方法均已不能满足需求。加之集成电路产业分工的日益细化,外包模式被更多企业采用，出于对商业风险、市场机会和材料成本的考虑，集成电路产业越来越多地使用知识产权核(IntellectualPropertyCore，IPCore)2复用的设计方法。“集成电路设计业已步入IP模块的年代，IP开发、搜索、集成与服务是当前设计业发展的瓶颈,知识产权在集成电路设计业发展中的地位至关重要。”3据中国电子信息产业发展研究院（简称CCID）统计，2007年全球SoC市场已达750亿美元，占国际IC市场的29%，其中全球SoC产品设计85%都采用IP核为主的预定制模块，IP核的销售额达到40亿美元以上4。2012年，国家工信部软件与集成电路促进中心(以下简称CSIP)调研报告显示，移动互联网时代的到来使得全球半导体产业发生着深刻的变化，而且必将会从量变转入质变，其中一个重要的方面就是智能手机和平板电脑产业引发的SoC“核”竞赛。国家集成电路人才培养基地专家预计，到2015年，中国芯片市场规模将超过1万亿元，SoC“IP核”价值将更为可观。5随着我国集成电路产业自主研发产品种类的不断增加，中国IC企业也越来越多地涉足SoC设计，对IP核的需求持续快速增长。CSIP调研显示，截止2011年12月，100%的中国IC企业都使用了第三方提供的IP核，其中34.2%的企业IP核采购支出占预算比例达20%～40%，18.4%的企业IP核采购支出甚至占到了40%以上，整体技术依存度畸高。关于影响国内IP核产业发展的主要因素调查表明，54%的企业认为首要问题是知识产权保护，许多企业不愿意推广自己的IP核，原因几乎一致，主要还是担心知识产权保护不力，辛辛苦苦研发出来的技术被别人盗用或滥用。6由于对如何依靠我国现行知识产权法律保护IP核缺乏了解，除个别IC企业掌握少量自主知识产权的IP核外，绝大多数国内IC企业仍处于技术需求方的弱势地位。不仅如此，“掌握核心技术的很多国外IP核供应商对国内知识产权的保护也表示怀疑，拒绝将该IP核在中国交易”7使得中国IC企业难以获得高质量的IP核，并且动辄被怀疑存在抄袭等侵权行为8，更毋宁说进行技术交流与学习创新。

二、中国集成电路IP核发展的战略措施分析

集成电路设计产业是电子信息产业发展的制高点，集成电路IP核作为集成电路设计的关键性技术成果对于产业的发展意义重大。我国集成电路设计产业遇到的困难主要是缺乏自主知识产权的集成电路IP核，导致IP核对外技术依存度畸高。为此，需要推动我国集成电路设计产业知识产权战略，提升集成电路IP核的开发、获取和保护能力，以促进我国集成电路产业的健康、快速发展。本文认为可以考虑从以下三方面着手：

（一）加强IP核知识产权法律协调保护力度集成电路IP核的知识产权保护方法，国际IP核标准化组织VSIA（虚拟插槽接口联盟）的《IP核保护白皮书》9中归纳了三种保护途径，第一种是依靠知识产权法律的“威慑”作用防止IP核被非法传播与使用，否则将借助司法程序予以制裁。第二种是借助合同、契约等方式，如通过许可证协议等方式阻止IP核被非授权性使用，以达到“防卫”的效果。第三种则是通过水印和指纹等技术手段，对IP核的合法性进行“检测”和追踪。我国借鉴了VSIA的相关方案，相继制定了《集成电路IP核保护大纲》等11项行业标准，但如上述国家机构的一系列调研报告表明的情况实施效果不甚理想。究其原因，主要是《集成电路布图设计保护条例》（以下简称《IC条例》）制订后保护思路的单一与保护力度的松懈。2001年《IC条例》的颁布让业界普遍认为依靠《IC条例》就足以解决集成电路设计保护方面的所有问题。实则不然，鉴于集成电路IP核技术的复杂性与侵权的隐蔽性，集成电路IP核的知识产权保护通常较为困难。技术上，IP核已经发展到系统级别，依据设计流程上的区别可细分为多个类别。按照《IC条例》的规定只能对其中部分形式的IP核进行保护，却容易忽视其它类别的IP核可以纳入《著作权法》《专利法》《反不正当竞争法》等的保护范围10，造成我国大量IP核创新成果的知识产权保护缺失。结合产业和技术发展，加强IP核知识产权法律间的协调保护力度，提升企业等创新主体的IP核知识产权保护意识和保护能力，无疑将有助于促进我国自主知识产权IP核数量的增加和设计质量的提高。另外，有担心加强IP核知识产权法律保护力度可能会更有利于跨国公司而不利于我国本土企业IP核知识产权获取，实际大可不必。集成电路IP核等信息产业知识产权领域的一个显著特点就是容易出现相互制约的知识产权。只要我国企业能够凭借后发优势获得一定数量的IP核知识产权，特别是如果能够掌握或者突破部分IP核通用或核心技术的知识产权，则能够拥有与跨国公司交叉许可的谈判资本，至少可以大幅要求降低许可使用费用，同时形成良性循环并逐步实现全方位的赶超。值得注意的则是我国《反垄断法》关于知识产权反垄断的配合还需完善，以防止某些跨国公司凭借市场支配地位，通过搭售非必要专利、打包许可过期专利、限制竞争的技术回授等方式，滥用知识产权限制竞争，2015年初我国发生的高通公司垄断案等已经敲响了警钟。从这个意义上讲，加强集成电路设计业的知识产权法律间协调保护力度，不仅要加强对权利人正当利益的保护，还应该加强对于权利人滥用知识产权权利的惩处力度。

（二）加快IP核知识产权海外技术收购步伐全球化时代的知识产权战略不能隅于一国之内，随着我国整体经济实力的增强，中国企业也开始越来越多的迈出国门，参股投资、兼并收购国外的公司企业。中国的集成电路产业也应该部署自己的海外战略，其中尤其应当重视对于所收购企业创新能力的考察，特别是知识产权价值的评估。审时度势地加快IP核知识产权海外技术收购步伐能够帮助我国集成电路设计企业在较短时间内获得自己作为权利人的IP核知识产权。进行IP核跨国收购应对国际上与集成电路设计IP核业务有关的公司情况进行分析判断。目前国际上，与集成电路设计IP核业务有关的公司主要有四大类11:一是以IP核授权或出售为主要赢利途径的专业IP核公司，如ARM、Rambus、MIPSTechnologies等。二是大型的集成器件制造商(IDM)公司，如TI、Samsung、Freescale等，由于长期的技术积累，拥有大量供内部重复使用的IP核；三是电子设计自动化（EDA）软件公司，如Synopsys、Cadence、Mentor等，为推广EDA软件，这些公司大都开发了许多可供用户使用的IP核，配合EDA工具一起销售；四是晶圆代工（Foundry）厂，如TSMC、UMC、Charter等，为吸引更多的客户到本公司加工流片，大都提供了包括标准单元库在内的FoundryIP核供客户免费使用。我国集成电路IP核海外收购的主要对象应该是正处于创业期的小型专业IP核公司。大型的集成器件制造企业和电子设计自动化软件公司除非经营遇到极大困难或为调整发展方向欲转售相关业务的，如IBM公司将笔记本业务与相关知识产权转让中国联想，否则一般很难切入收购相关IP核等知识产权。而晶圆代工厂的IP核由于多属于非核心技术且通常免费提供，收购意义也不大。容易忽略的是各国创新孵化器、高技术园区乃至高等院校内的IP核创新成果或知识产权。国外公司对此一直十分重视，据报道，有世界知名的跨国公司就通过其在中国设立的子科技公司，逐个与上海高校科研处签订收购高校发明成果的合作框架协议或合同，而类似的情况还不在少数12。收购相关创新成果一则可以掌握最新技术，二则可以通过知识产权占领被申请国市场，如果是通过PCT申请渠道还可能在多国享有合法的垄断权利，更为重要的是有助于整合国外人才促进本国具有自主知识产权的相关技术研发。中国的IP核海外收购可以学习、借鉴跨国公司的经验和案例，本着互惠互利的原则，以公平合理的价格收购有潜力的国外专业IP核公司。当然在收购中最好聘请优秀的律师事务所、专利事务所和会计师事务所等中介机构进行充分的知识产权风险、价值分析与评估，避免产生不必要地法律纠纷乃至遭遇知识产权的陷阱。

（三）加大IP核知识产权研发保护资金投入集成电路设计是个高投入高风险的行业，属于技术和资本密集型产业。集成电路设计研发费用一般要占到销售额的近15%，而后获取知识产权保护还需要投入一定的经费，更毋宁说进行海外并购等。“我国集成电路产业十年以来科技投入1000多亿元，但相比国际大企业，国内全行业投入只是英特尔公司的1/6。”13加大IP核知识产权研发保护资金投入，对于目前技术积累薄弱、自主知识产权缺乏、融资成本高昂的国内集成电路设计企业而言无异于注入强劲的动力源泉。资本在促进集成电路产业发展的重要性和必要性已经获得认可，通过政府财政引导加股权投资基金协同运作的方式被认为是有效的手段。事实上，美国半导体业融资的主要渠道就是依靠风险投资基金支持。中国台湾地区之所以成为全球第四大半导体基地就与其六年建设计划对集成电路产业的重点扶植有密切关系。我国也可以考虑：政府通过一定的政策，配合财政、税收、信贷等措施，引导社会资金投入国内集成电路IP核设计等相关产业，而公司股权、所获得集成电路IP核的知识产权许可使用收益等均可以作为投资回报；或者采用设立投资基金的方式，以基金投资公司为平台，扶持国内集成电路IP核设计企业克服资金短缺的困难、进行技术创新和知识产权保护等工作。2014年6月，由工业和信息化部、发展改革委、科技部、财政部等部门编制，国务院批准的《国家集成电路产业发展推进纲要》正式实施，提出要着力发展集成电路设计业，强化企业创新能力，加强集成电路知识产权的运用和保护。与此同时，继北京之后，上海、武汉、深圳、合肥、沈阳等多地都加速打造地方版IC产业股权投资基金，据悉国家也将投入巨资以促进IC产业发展。相信包括集成电路IP核在内的我国IC业必将产生一大批创新性的技术成果，同时，也为企业加强对相关技术的知识产权保护、完善管理奠定了良好的基础。当然，还可以考虑进一步细化基金支持项目，如果在可能的情况下，有必要建立一个或多个专门针对集成电路IP核等核心技术和知识产权的收购基金，以支持我国集成电路产业的海外技术并购。

三、结语

集成电路的设计范文第3篇

关键词：数字；模拟；集成电路；版图设计；人工处理；程序化处理

随着集成电路技术的进步，晶体管尺寸越来越小。对于很多经过晶圆片验证的产品，需要通过版图等比例缩小，直接用于更小的工艺平台，不用重新设计版图，就可以流片，从而获得高集成度的效果，极大地提高了效率，节省了成本。而一个数模混合产品中包含数字部分和模拟部分，对于数字 IP，尤其是标准单元， 用于更小工艺平台的时候，可以直接采用版图等比例缩小的方式；而对于一些模拟IP来说，应用于更小工艺平台的时候，为了保持性能的最优化，需要保持原验证的同等条件；而对于工艺的临界尺寸（Critical Dimension， CD）来说，希望整个产品的接触孔的宽度是一致的。对于这样一个产品多种涨缩，部分还需要层次之间布尔操作的需求，本文提供一种完善的自动化流程方案来解决这种版图特殊涨缩的方法，可以程序化地批处理所有需要涨缩的版图数据。

1 客户项目涨缩需求概述

华润上华0.18 μm工艺线有3个差异不大的平台―0.18 μm， 0.162 μm ，0.153 μm。客户的产品很多已经在0.18 μm工艺平台验证过，为了增加单片晶圆片上的管芯的数量，提高利润空间，客户会直接把0.18 μm工艺平台验证过的产品等比例缩小到0.162 μm或者0.153 μm的两个工艺平台进行重新流片。而数字IP可以直接等比例缩小，但是模拟IP希望能直接用0.18 μm工艺平台设计方案，这两种IP类型共存于一个数模混合产品中，需要分别对这两种IP进行不同的操作，而且由于工艺要求需要，某些版图层次需要进行其他特殊的处理。

图1是数模混合的简化示意图，包含了数字IP和模拟IP。客户需求有两个要求：（1）模拟IP尺寸保持不变，数字IP尺寸缩小到原始的0.9倍；（2）整个产品的接触孔的宽度保持原始的0.22 μm。

2 人工涨缩技术操作方式

传统的操作技术中，大部分需要靠人工干涉和人工画图来实现，效率很低，下面简述一下传统人工操作技术方案：

（1）在图1的版图EDA工具窗口菜单中，调用图2版图属性对话框，通过修改其参数选项Magnification等于0.9，把数字IP缩小到原始的0.9倍。

（2）这种修改的方式会导致版图层次之间出现0.001 μm的gap（空隙），如图3所示，金属层出现的gap图形；这种0.001 μm的gap会出现在很多不同分层结构的连接层次之间。

（3）人工修补版图，首先要把所有出现gap的图形一一填充好，然后把模拟IP和数字IP之间的连接金属线的位置分别调整好。

（4）因为原始接触孔宽度等于0.22 μm，如图4所示，而缩小到0.9倍以后数字 IP部分的接触孔宽度等于0.198 μm；为了保持全芯片的接触孔宽度一致，必须人工的把数字 IP内部的接触孔宽度修改为0.22 μm。

每一个数模产品都是非常巨大的，包含的contact的数量是数以万计的，模拟IP和数字IP连线也都是非常复杂的，而且要从底层单元开始修改，单靠这种传统的人工修改，工作量是超负荷的，从而使客户产品直接shrink的效率就大大降低，影响到客户产品的上市时间。

3 程序化处理涨缩技术

3.1 程序化涨缩技术原理

针对传统方案的缺点，结合我们客户需求，同时更多的是依赖个人技术经验，发明了一种自动化批处理，人工干预少的技术方案，从而大大提高了客户产品涨缩的效率。核心技术方案是采用EDA工具calibre drc语言，编写涨缩程序，再运行程序，从而达到客户需求。图5是客户数模产品的涨缩批处理流程。

基本原理：整个程序分为涨大（enlarge）和整体缩小（shrink ）两个过程。IP涨大以后，会把相关的接触孔的宽度恢复到0.22 μm，然后把涨大后的IP重新整合在原始的版图中，最后把整合好的数据进行整体shrink，从而达到版图等比例缩小的目的。

3.2 批处理程序的结构

根据图5的客户需求原理，我们用calibre语言需要编写了两个程序，一个是enlarge程序，一个是shrink程序，两者程序架构大体相同。程序架构包含以下几个方面。

（1）Specification Statement（规范说明）：定义版图数据基本信息和需要的功能选项。

（2）Input Layers Statement（输入层次说明）：把版图数据的所有输入层次信息定义出来。

（3）Layer Operations（版图层次运算）：根据项目要求，进行所有层次之间的布尔运算。

（4）Output New Layer（输出新的版图层次）：把最终完成各种处理的版图数据输出。

通过上面3个语句，就可以把版图Metal1层次的gap修补，以此类推，所有需要修改gap的版图层次都可以按照此语法命令结构来完成。

整体shrink的程序和enlarge的程序结构相同，在shrink程序中可以把客户所有层次之间的布尔运算需求，通过命令语句执行，从而完成客户数据光罩层次的输出。其中的shrink选项，只需要在程序的规范说明里面来定义即可，命令行如下：DRC MAGNIFY RESULTS 0.9，即可完成shrink 90%的功能任务，如果定义DRC MAGNIFY RESULTS 0.85，即可完成shrink 85%的功能需求。

3.4 q缩程序的执行

编写完程序以后，把版图数据等比例缩小的任务就可以按照步骤执行，首先运行enlarge（涨大）程序，然后运行shrink（缩小）程序。步骤如下：

（1）在enlarge程序里面定义要涨大的版图数据的gds；运行enlarge程序：caliberCdrc Chier enlarge程序。

（2）把前两步运行出来的版图数据，放入原始的版图gds中，修补接口连线；在shrink程序里面把第（3）输出的版图数据定义进入；运行shrink程序：calibre Cdrc Chier shrink程序。

（3）通过这几个步骤，我们就可以把版图等比例缩小，同时还维持了模拟IP的原始状态。

（4）程序运行出来的版图，我们就可以直接拿到工艺厂流片。

集成电路的设计范文第4篇

关键词：工程需求；集成电路设计；实践；验证

中图分类号：G647 文献标志码：A 文章编号：1674-9324（2013）44-0089-02

集成电路设计是学科交叉特性显著的一个学科，且其发展日新月异，技术更新非常快，而其主要的更新点体现在工艺水平、设计思想和设计手段上。例如，在设计SOC等大规模集成电路时，设计者首先要全方位地把握系统的主体框架，另外还要注重各个环节中的细节，有效利用EDA软件来精确地实现设计并验证其正确性。目前大多数高校开设的集成电路设计课程融入了多媒体教学，但多媒体教学多局限于PPT课件教学，虽然在教学内容上与过去的板书教学相比得到了很大的扩充，但从教学体系上说对于工程化设计流程的介绍缺乏连贯性、完整性，各个知识点的介绍相对来说较为孤立，学生对所学知识的理解无法融会贯通，对工程化设计的理解停留在概念的层面上。目前课程安排中普遍采用理论教学为主，存在实践环节过少、实践环节不成完备体系等问题。学生工程实践能力不能得到有效提升，用人单位需要花大量的时间和人力对应届学生进行培训；学生容易产生挫折情绪，不能快速适应岗位需求。本教改通过对目前国内急需集成电路设计人才的现状的思考，对集成电路设计课程的教学进行改革，实施以工程需求为导向，以工程界典型数字集成电路设计和验证流程为主线的闭环式教学。在国家急需系统级集成电路设计实用型工程人才的指导思想下，在工科院校要培养能为社会所用工程人才的办学宗旨下，以开发学生潜力、提高学生自主学习积极性为目的，结合用人单位的用人需求，我院集成电路设计课程尝试闭环教育，即课程的章节设置参照工程界数字集成电路系统的典型设计流程，知识内容涵盖从设计到流片生产甚至测试的每一个环节，而每一个重要环节都有工程实验与之相对应，形成完备的闭环知识体系。本教改项目闭环教育可分为理论教育环节和实验教育环节。

一、理论教育环节

闭环教育中的理论教育以工程界大型数字集成电路设计的典型流程为教学切入点，然后以该流程为主线介绍各个阶段涉及的理论知识和可供使用的EDA软件，每次进入下一设计阶段的讲解前，都会重新链接至流程图，见图1所示。反复出现的设计流程图，一方面可以加深学生对设计流程的印象；另一方面针对当前内容在流程中出现的位置，突出当前设计阶段与系统设计的整体关联，加强学生对各个设计阶段的设计目的、设计方法、EDA软件中参数设定偏重点的理解。这种教育方法区别于传统的单纯的由点及面的教育方法，避免出现只见树木不见森林的情况，能够在注重细节的同时加强整体观念。

二、实践教育环节

实践教育环节主要是指与理论教育相配套结合的系列实验。针对每个设计阶段都安排相应的较为全面的实验，与该阶段的理论知识形成闭环。而且，所有的实验基本可按照从系统设计开始到流片、测试的完整设计流程串接起来。

图1 大型数字集成电路设计的典型流程

实验指导书撰写了前端设计内容，在数字集成电路系统初期的系统分析、功能模块划分、具体硬件语言描述编译阶段，加入以硬件语言描述、编译、仿真为偏重的上机实验，目的是学习良好的系统全局观，掌握过硬的代码编写能力，并将设计下载至FPGA中作为初步的硬件设计验证手段；撰写了后端设计内容，采用Cadence公司的自动布局布线器SE进行布局布线，介绍面向数字化集成电路的标准化单元概念及其相关工艺库文件的作用，着重讲授从网表到版图的转化过程以及需要注意的问题，如电源网络的合理布局、时钟网络的时序匹配及平衡扇出等方面的考虑。利用版图编辑器Virtuoso Layout进行版图验证，介绍标准单元版图与定制版图的区别、版图设计与工艺制程的关系，重点在于使学生在对版图建立感性认识的同时对IP保护有更深层次的理解。Verilog仿真器进行版图后仿真实验，强调版图寄生参数对系统功能、时序的影响，后仿真时序文件反标的含义；明确后仿真对于保证设计正确性的意义；培养认真负责的验证思想。

实践教育环节大致分为前端设计阶段、后端设计阶段、测试阶段。

1.前端设计阶段。在数字集成电路系统初期的系统分析、功能模块划分、具体硬件语言描述编译阶段，加入以硬件语言描述、编译、仿真为偏重的上机实验，目的是学习良好的系统全局观，掌握过硬的代码编写能力，并将设计下载至FPGA中作为初步的硬件设计验证手段。

2.后端设计阶段。针对数字集成电路的特点，安排面向MPW流片的实验，介绍将电路转化为高可靠性版图的主要步骤。该实验分三个阶段：①采用Cadence公司的自动布局布线器SE进行布局布线，介绍面向数字化集成电路的标准化单元概念及其相关工艺库文件的作用，着重讲授从网表到版图的转化过程以及需要注意的问题，如电源网络的合理布局、时钟网络的时序匹配及平衡扇出等方面的考虑；②版图编辑器Virtuoso Layout进行版图验证，介绍标准单元版图与定制版图的区别、版图设计与工艺制程的关系，重点在于使学生在对版图建立感性认识的同时对IP保护有更深层次的理解；③Verilog仿真器进行版图后仿真实验，强调版图寄生参数对系统功能和时序的影响、后仿真时序文件反标的含义，明确后仿真对于保证设计正确性的意义，培养认真负责的验证思想。

集成电路的设计范文第5篇

关键词：降压型DC-DC；四段式斜率补偿技术；突发模式；同步整流

引言

随着科学技术的发展，电子系统的应用领域越来越广泛，电子设备与人们的工作、生活的关系日益密切。任何电子设备都离不开可靠的电源，并且对电源的要求也越来越高。同时，电源技术又与现代控制理论、材料科学、电机工程、微电子技术等许多领域密切相关。目前电源技术已逐步发展成为一门多学科互相渗透的综合性技术学科。它为现代通讯、电子仪器、计算机、工业自动化、电力工程、国防及某些高新技术提供高质量、高效率、高可靠性的电源。

本文开发的集成电路，采用了同步整流技术和突发模式控制技术，在轻负载条件下也具有很高的转换效率。采用根据不同占空比调节斜坡补偿技术，消除亚谐波振荡。

1电路原理

1.1电路内部原理结构图

图1为内部原理结构图，包括使能电路、带隙基准电路、振荡器、误差放大器、脉宽调制比较器电路、突发模式电路、斜率补偿电路和保护电路等。

1.2使能电路

输入部分由上拉PMOS管和迟滞整形电路组成。由于上拉PMOS管处在饱和状态，并且W/L很小，所以上拉管电阻很大。输入部分这样设计是为了防止电源电压的抖动对芯片的影响。只要EN管脚达到NMOS的阈值电压，NMOS就会导通。

1.3基准电路

带隙基准的工作原理是根据硅材料的带隙电压与电压和温度无关的特性，利用VT的正温度系数与双极型晶体管基极-发射极间的电压VBE的负温度系数相互抵消，来产生低温漂、高精度的基准电压源。

电路由运放、ΔVBE产生电路、修调和分压电路组成。根据带隙基准原理可以得到该电路的ΔVBE

其中R4、R5、R6、R7、R8和R9是修调电阻，就是为了修调出零温度系数的带隙基准电压值。T1、T2、T3、T4和T5为修调管脚。需要修调时，可以外加电压把短接电阻的铝线烧断，使修调电阻串联进去，从而改变了电阻的比值，达到调节输出电压的目的。

1.4振荡器

提供内部时钟频率1.5MHz，并作为内部同步时钟。同时产生出锯齿波，提供给PWM比较器和为斜坡补偿电路提供斜坡信号。振荡频率可以通过反馈电压VFB调节，进行频率移位。当VFB电压为0时，振荡频率下降到固定频率1.5MHz的1/7，即为210KHz，以保证电感电流有足够的时间进行衰减，防止不稳定现象出现；当VFB电压上升到0V以上时，振荡频率将逐渐上升到1.5MHz。

电路包括锯齿波比较器、充放电回路、频率移位比较器、RS触发器和波形整形电路等部分。通过对电容C进行充放电实现的。REF_OSC为一电源电压通过电阻分压得到的电压，这一电压作为锯齿波信号SAWWAVE比较点。当SAWWAVE电压低于REF_OSC电压时，该比较器输出高电平；反之，该比较器输出低电平。比较器输出为高电平时，RS触发器输出为高，此时振荡器输出为低电平。RS触发器输出为高电平，MN1导通，关闭放电回路，此时对电容充电。比较器输出为低电平时，RS触发器输出为低电平，此时振荡器输出为高电平。RS触发器输出为低电平，MN1关闭，MP1导通，MN2导通，放电回路形成，此时对电容放电。

1.5突发模式电路

负载较轻时，为了提高转换效率，设定了突发模式。电路在睡眠状态时，静态电流很小。而在轻负载条件下，电路保持在睡眠状态下的时间相对较长，这样就大大降低了芯片的功耗，提高了转换效率。

由误差放大器检测输出反馈电压，由突发模式控制模块根据误差放大器的输出电压VEA_OUT控制系统是否进入“睡眠状态”。MN1正常情况下，处在导通状态；当突发模式时出现时为关闭状态。这是为了通过PN结设定突发模式的阈值。

当输出电压VEA_OUT达到设定值时，VEA_OUT输出较低电压，突发模式控制模块输出输出端SLEEP为高电平，使得电路处于睡眠状态。此时电路中仅剩基准电压和误差放大器模块工作，其他模块处于关断状态，输出电流仅由负载电容提供。当反馈电压高于基准电压0.8V时，由于误差放大器是迟滞型的，当高于0.52V时SLEEP发生翻转，从低电平变为高电平，进入突发模式状态。当再次低于基准电压56mV时，又退出突发模式状态。

1.6斜率补偿电路

斜率补偿电路采用分段线性函数的原理，由于考虑到占空比即使小于50%也会发生不稳定和次谐波振荡的可能性，并留有一定的裕量，从占空比40%开始分四段进行补偿，这样可以对不同占空比进行不同斜率的补偿，更能有效地避免过补偿和不稳定现象的发生。分段线性函数是利用振荡电路里的充放电电容上的锯齿波电压和四个宽长比不同的跨导运放来产生的。

当振荡电路里的充放电电容上的锯齿波电压VSAW逐渐增加到VREFL电压附近时，跨导最小的M7开始导通，同时M8会随之关闭，支路电流全都经过M7输出；随着VSAW电压上升，M6、M3、M2陆续输出电流，直到四个支路电流之和，此时为最大补偿电流。然后通过镜像电流去补偿到采样电流上。

当进入M7和M8组成的跨导运放的线性区时，M7输出电流为：

由上式看出，如果需要改变斜率补偿的补偿电流，间接改变补偿斜率，只需对跨导运放对管的宽长比进行调整即可。

1.7保护电路

电路集成了各种保护功能，包括过压保护、过热保护和短路保护，为提供电源起到很好的保护作用。

2芯片版图

图7为芯片版图，采用CSMC0.5um工艺，面积大小为0.9x0.8（mm2）。

3测试结果

该电路是基于CSMC0.5um工艺的模型，利用CADENCE Hspice对电路进行仿真，通过仿真验证和对电源系统测试，其结果达到了预期要求。

测试设备主要是SI040043示波器、SI070047点源、自制电阻负载等，对10颗样品进行测试，测试结果如表1所示，从测试结果看完全达到设计要求。

4结束语

本文的功能模块的电路实现研究成果对同类ASIC的设计具有很大的参考价值。从仿真和流片结果看，该电路的功能都可以实现，效率最高到92%以上，具有较好的负载阶跃瞬态响应。

参考文献：

[1]Paul R. Gray，Paul J. Hurst，Robert G. Meyer 著.张晓林等译.模拟集成电路的分析与设计[M].高等教育出版社.2005.

[2]Phillip E. Allen，Douglas R. Holberg . CMOS Analog Circuit Design. Oxford University Press，Inc. 2002.