集成电路后端设计流程

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集成电路后端设计流程范文第1篇

关键词：集成电路设计；版图；CMOS

作者简介：毛剑波（1970-），男，江苏句容人，合肥工业大学电子科学与应用物理学院，副教授；汪涛（1981-），男，河南商城人，合肥工业大学电子科学与应用物理学院，讲师。（安徽?合肥?230009）

基金项目：本文系安徽省高校教研项目（项目编号：20100115）、省级特色专业项目（项目编号：20100062）的研究成果。

中图分类号：G642?????文献标识码：A?????文章编号：1007-0079（2012）23-0052-02

集成电路（Integrated Circuit）产业是典型的知识密集型、技术密集型、资本密集和人才密集型的高科技产业，是关系国民经济和社会发展全局的基础性、先导性和战略性产业，是新一代信息技术产业发展的核心和关键，对其他产业的发展具有巨大的支撑作用。经过30多年的发展，我国集成电路产业已初步形成了设计、芯片制造和封测三业并举的发展格局，产业链基本形成。但与国际先进水平相比，我国集成电路产业还存在发展基础较为薄弱、企业科技创新和自我发展能力不强、应用开发水平急待提高、产业链有待完善等问题。在集成电路产业中，集成电路设计是整个产业的龙头和灵魂。而我国集成电路设计产业的发展远滞后于计算机与通信产业，集成电路设计人才严重匮乏，已成为制约行业发展的瓶颈。因此，培养大量高水平的集成电路设计人才，是当前集成电路产业发展中一个亟待解决的问题，也是高校微电子等相关专业改革和发展的机遇和挑战。[1-4]

一、集成电路版图设计软件平台

为了满足新形势下集成电路人才培养和科学研究的需要，合肥工业大学（以下简称“我校”）从2005年起借助于大学计划，和美国Mentor Graphics公司、Xilinx公司、Altera公司、华大电子等公司合作建立了EDA实验室，配备了ModelSim、IC Station、Calibre、Xilinx ISE、Quartus II、九天Zeni设计系统等EDA软件。我校相继开设了与集成电路设计密切相关的本科课程，如集成电路设计基础、模拟集成电路设计、集成电路版图设计与验证、超大规模集成电路设计、ASIC设计方法、硬件描述语言等。同时对课程体系进行了修订，注意相关课程之间相互衔接，关键内容不遗漏，突出集成电路设计能力的培养，通过对课程内容的精选、重组和充实，结合实验教学环节的开展，构成了系统的集成电路设计教学过程。[5，6]

集成电路设计从实现方法上可以分为三种：全定制（full custom）、半定制（Semi-custom）和基于FPGA/CPLD可编程器件设计。全定制集成电路设计，特别是其后端的版图设计，涵盖了微电子学、电路理论、计算机图形学等诸多学科的基础理论，这是微电子学专业的办学重要特色和人才培养重点方向，目的是给本科专业学生打下坚实的设计理论基础。

在集成电路版图设计的教学中，采用的是中电华大电子设计公司设计开发的九天EDA软件系统（Zeni EDA System），这是中国唯一的具有自主知识产权的EDA工具软件。该软件与国际上流行的EDA系统兼容，支持百万门级的集成电路设计规模，可进行国际通用的标准数据格式转换，它的某些功能如版图编辑、验证等已经与国际产品相当甚至更优，已经在商业化的集成电路设计公司以及东南大学等国内二十多所高校中得到了应用，特别是在模拟和高速集成电路的设计中发挥了强大的功能，并成功开发出了许多实用的集成电路芯片。

九天EDA软件系统包括ZeniDM（Design Management）设计管理器，ZeniSE（Schematic Editor）原理图编辑器，ZeniPDT（physical design tool）版图编辑工具，ZeniVERI（Physical Design Verification Tools）版图验证工具，ZeniHDRC（Hierarchical Design Rules Check）层次版图设计规则检查工具，ZeniPE（Parasitic Parameter Extraction）寄生参数提取工具，ZeniSI（Signal Integrity）信号完整性分析工具等几个主要模块，实现了从集成电路电路原理图到版图的整个设计流程。

二、集成电路版图设计的教学目标

根据培养目标结合九天EDA软件的功能特点，在本科生三年级下半学期开设了为期一周的以九天EDA软件为工具的集成电路版图设计课程。

集成电路后端设计流程范文第2篇

文献［3］中提出了一种基于数据流优化方法的全搜索运动估计电路，将绝对差值和（SAD）的计算拆分成残差值计算与SAD累加两部分，并通过对传统运动估计运算数据流的优化，使设计能够在相同的面积开销下对比文献［4］中减少近70％的带宽消耗．电路的主要结构包含了片上缓存，PE阵列以及数据流控制器，如图1所示．图1HEVC运动估计电路结构电路各模块按所占面积在表1中列出，可以发现，电路中的存储模块（SRAM）总共占用了40．9％的面积．这样的设计特征导致的直接结果会有非常多的长互连线存在于存储模块和逻辑模块之间．

2、三维运动估计电路的划分方法

图2中的连线表示所有SRAM与标准单元之间的信号线，由于SRAM集中在芯核（corearea）区域的右上角与右下角，而标准单元集中在芯核区域的左侧及中部，所以需要大量长互连线连接这三块区域．这些信号线具有较大的电容与电阻，导致读写SRAM的时序变差，且功耗也较大．本文将SRAM堆叠到标准单元区域的下方，使得原先相距较远的标准单元与SRAM输入／输出端口利用三维空间的优势缩短直线距离，避免了上述问题的发生．进一步分析表1可得，PE阵列模块占了芯核53．3％的区域．PE阵列共包含32×32个PE，以及一些加法器．每个PE的结构如图3所示，其由一个Router单元和一个Absolute单元组成，Router单元负责与邻近的四个PE交换数据，而Absolute单元用来计算2个8bit数据差值的绝对值．这两个单元分别占PE一半左右面积．每个PE都只与上下左右4个PE进行数据交换，所以这些局部互连的长度很大程度上决定了整个PE阵列的互连总长度．假设这些局部互连从PE的中心出发，如果能将单个PE的面积减少一半，则理论上局部互连的总线长能减少到原先的70．7％。根据上述分析，本文将HEVC运动估计电路分成4层（tier）．其中tier1和tier2包含了所有SRAM和数据流控制器，tier3包含了PE阵列中的1024个Router单元，tier4包含了PE阵列中的1024个Absolute单元和加法树．Tier1为最低层，Tier4为最高层，各层均朝上．这样，整个运动估计电路被均匀地划分到各层中，如表2所示．

3、三维运动估计电路设计流程

本文使用SMIC65nm工艺提供的标准单元和SRAM，配合定制的硅通孔单元进行设计．根据全球半导体技术发展路线图［5］，硅通孔的尺寸定为1μm×1μm．本文使用的工具是DesignCompiler，En－counter和PrimeTime．以下将具体介绍各个设计步骤，着重介绍与二维集成电路设计不同的地方，图4展示了整个设计流程．

3．1设计划分

设计划分的目的是将整个二维电路设计分割到三维多层设计中，以减小占用面积．划分时需要根据设计电路进行具体分析，注意均匀分配各层的面积，并且避免使用过多的硅通孔，因为硅通孔会额外占用标准单元的布局资源，且增加生产成本．本文针对HEVC运动估计电路，根据第2节中的分析，将设计分为四层．

3．2综合与布局

在三维电路设计中，综合与布局的方法和二维电路设计相似．不同之处在于，综合与布局，包括之后的后端步骤，都需要对每一层独立进行，就如同设计了四块芯片．在综合结束时，需要使用时序预算（TimingBudget）功能得到四个时序约束文件，以及四个网表文件．

3．3创建硅通孔

布局后需要创建硅通孔，将信号传输到下层．本文确定硅通孔位置的方法是，首先使用工具进行标准单元和SRAM的布局，然后使用脚本找到需要与下层通信的单元管脚位置，在其边上创建一个硅通孔并将管脚信号分配到这个硅通孔上，这样可以获得最小线长．所有硅通孔都创建并分配好信号之后，需要将这些信息导出，以便下层tier在相应位置的顶层金属上创建frontbump与上层硅通孔相连．只有最上面的三层需要创建硅通孔．

3．4时钟树综合

三维集成电路的时钟树综合采用二维电路中层次化设计的方法，即先在每一个tier的时钟信号端口的附近创建一个缓冲器，并利用这个缓冲器作为时钟树的根，为本层tier生成一棵时钟树．最后在底层tier设计完整时钟树时，将上面各层tier当作数个宏模块，并在配置文件中描述各宏模块的时钟树特性，包括端口名、最大／最小上升延迟、最大／最小下降延迟和额外电容．其中额外电容用来描述硅通孔引入的电容．

3．4时序验证

为了验证三维集成电路的时序，首先需要得到各层tier的SPEF文件，其中包含了网表的电容、电阻等数据．在PrimeTime中导入各层SPEF文件，并设置合适的硅通孔电容电阻参数，即可进行多层tier联合时序验证．

3．5版图设计结果

图5展示了三维HEVC运动估计电路的版图设计结果，从上至下依次为tier4至tier1．每一层中的左图展示了标准单元和SRAM的位置，而右图展示了硅通孔的位置．其中上方两层全部由标准单元组成，下方两层主要由SRAM组成.5结果分析与比较本文为了定量分析三维集成电路带来的各项优势，分别对二维运动估计电路和三维运动估计电路进行了完整的设计．由于集成电路的设计是各项指标之间的平衡（trade－off），在不同的约束下，会得到不同结果，本文在假设二维电路的面积与三维电路四层tier的总面积相等，且时钟约束都为250MHz的情况下，对比其线长、功耗等性能指标．对比结果如表3所示，结果证明，三维HEVC运动估计电路比二维电路减小了75％占用面积，14．4％总线长，17．1％平均线长和12．3％功耗．

4、结束语

集成电路后端设计流程范文第3篇

SPI是一种常见的串行总线接口，可将串行信号转化为并行信号，有效地节约芯片的引脚。本文开发了一种SPI从机模块，它是Ku频段相控阵芯片的一部分。其基本结构参照SPI标准设计，在标准的基础上添加了奇偶校验与自检验功能，使接口具备了在复杂电磁环境下检测传输错误的能力。本文使用数字芯片的设计方法，完成了从前端功能设计到后端设计的全部流程，并进行了流片。使用FPGA作为主机对芯片进行了测试，结果符合预期，实现了设计目标。

【关键词】SPI 从机模块 数字芯片设计

当需要向集成电路芯片并行地传输大量信号时，会占用许多芯片引脚；但这些引脚属于稀缺资源，不能被大量占用。为此，需要在芯片中添加接口模块，接口使用串行模式接收数据，在内部转换为并行模式后再传递给后端模块。

SPI（Serial Peripheral Interface）是Motorola提出的一种同步串行外设接口[1]，允许主机与外部设备进行串行、同步以及全双工的通信；它包括主机模块和从机模块。SPI使用四条信号线，分别是串行时钟（SCLK）、主机输出/从机输入（MOSI）、主机输入/从机输出（MISO）以及使能信号（SS），若是需要控制多个从机只需要增加相应的使能信号线。SPI能节约大量的引脚资源，因此被运用于各种芯片当中。

本文研究开发了一种SPI从机模块，它是某雷达芯片的一部分。该芯片需要同时输入44路控制信号，若使用并行输入，需要44个对外引脚，这会使芯片面积大幅增大，增加成本。本文将主机控制信号串行地输入芯片，通过SPI转换成并行信号，再传输给芯片的后端模块。根据应用环境的需要，以SPI标准为基础，本文增加了自检验与奇偶校验两种纠错模式，使芯片具备了在复杂电磁环境中进行错误检测的能力。

1 SPI从机模块整体结构

标准SPI从机模块一般包括循环移位寄存器与相关控制电路。为了支持奇偶校验与自检验的功能，本文设计的SPI从机模块增加了自检验模块、奇偶校验模块以及模式判断模块，整体结构如图1所示。

1.1 循环移位寄存器

这是是本设计的核心部分。SPI的主机与从机分别有一个循环移位寄存器，首尾相连，由同步时钟驱动。每个时钟周期，主机移位寄存器末尾的数据位通过MOSI进入从机移位寄存器的队首，相应的从机移位寄存器末尾的数据通过MISO进入主机移位寄存器的队首，这样就实现了串行、同步、全双工的通信。

1.2 输出寄存器

由主机传递至从机的数据要求在稳定之后并行读取，本设计在移位寄存器后添加了一个相同宽度的输出寄存器，由FINISH信号控制，当检测到FINISH信号的上升沿时将移位寄存器输出的数据读入输出寄存器。

1.3 模式判断模块

用于判断对本帧数据进行何种检测。在每帧数据前添加了3位模式判断位，模式判断模块读取前3位数据并进行判断，决定启动哪种检测模块。传输数据时，数据与时钟信号同步传输，第1位数据到达时第1个时钟沿也同时到达，数据进入移位寄存器，模式判断模块中计数器开始计数。计数到3后，计数器产生一个信号，将已经进入移位寄存器的3位数据读入模式判断模块中的寄存器，并对数据进行判断，改变控制信号control的逻辑值，使能不同的模式。

1.4 奇偶校验模块

检测主机至从机的传输过程中是否出错。数据按帧传输，每帧44位，要求对每帧数据进行奇偶校验。每帧数据末尾添加了1位奇偶校验位，主机根据传输的数据位确定校验位，要求保证44位数据位加1位校验位共45位数据中‘1’的个数为偶数。若模式判断模块判定应当进入奇偶校验模式，则启动奇偶校验模块，将该45位数据读入奇偶校验模块中的寄存器，并判断其中‘1’的个数。若为偶数则认为传输中没有出现错误。同时输出寄存器读入44位有效数据位至后端模块。

1.5 自检验模块

检查内部寄存器是否出现问题。进入自检验模式后移位寄存器不再接收主机传来的数据，改为接收自检验模块产生的一组已知数据。传输完成后，自检验模块再读出移位寄存器内的数据，与已知数据进行比较，若两者相同说明寄存器工作正常，若有不同之处则说明寄存器出现故障。该模块接收control信号作为使能，高位有效；即control为“1”时启动自检测模块，进入自检测模式。若进入自检验模式，切换输入移位寄存器的数据流，改为输入自检验模块产生的已知数据流。接到主机传来的FINISH信号后，自检测模块读取移位寄存器中的数据，与已知数据进行比较，判断是否出现错误。

2 SPI接口的前端与后端设计

前端设计指的是模块逻辑功能的设计，使用硬件设计语言对模块逻辑功能进行描述，最后仿真验证。本文使用VHDL进行前端设计，VHDL是IEEE和美国国防部确立的标准硬件描述语言。

后端设计指的是从逻辑功能描述到最终用于流片的设计图的一系列流程，主要包括综合、添加约束、布局布线以及设计规则检查等。几家著名的EDA软件公司为这些流程开发出了功能强大的工具软件。本设计使用Synopsys的Design Compiler进行综合以及时序约束，使用Cadence的Soc Encounter进行布局布线，最后使用Cadence的Calibre进行DRC（Design Rule Check）以及LVS（Layout Versus Schematics）检查。

2.1 综合与约束

综合指的是将硬件描述语言设计的电路，用芯片制造商提供的基本电路单元库实现的过程。约束是指给设计的电路添加诸如建立时间、保持时间、Fan out等约束条件。

综合的第一步是关联综合库，本设计使用的是台积电的0.18um工艺库。综合库包括了基本电路单元的信息，如逻辑关系、尺寸、时延以及温度等。接下来读取设计，并根据设计需要添加相应的约束。最后对设计进行综合，可以看到原先只有行为级描述的设计被替换为由基本电路单元组成的RTL级设计。除了实现逻辑功能外，电路中还添加了缓冲元件以及驱动元件，用于满足时序以及驱动的约束。综合完成后会生成网表，网表是用硬件描述语言描述的关于电路的文件，电路由基本电路单元组成。

2.2 布局布线

综合后得到了由基本电路单元组成的电路，但是器件的布局以及之间连线的放置仍然没有确定。对于集成电路来说，由于其器件数量多、尺寸小的特点，布局布线会对其性能产生巨大的影响，甚至会影响到其是否能够正常工作。我们采用Cadence公司的Soc Encounter来设计集成电路的布局布线。

2.2.1 确定芯片的面积、形状

一般来说芯片的面积要保证放置器件后其密度不会太大，应当给布线留下一定的空间。本设计将芯片的形状设定为正方形。

2.2.2 添加电源环

电源环是指环绕芯片的金属导线，用于给芯片内部的基本电路单元供电，为了承受较大的电流，这些导线往往也比较粗。

2.2.3 布置标准单元

这些标准单元由芯片制造商提供，其高度都被设计为相同的尺寸，因此可以非常整齐的按行排列。标准单元的电源和地分别在上下两端，因此只需要两条线路就可以为整行标准单元供电。

2.2.4 预布线并进行时序优化

优化会调整标准单元以及线路的位置，优化可进行多次，直到没有时序违例后，可以添加时钟数。添加时钟数是在芯片内添加一些特殊的延时以及驱动模块，这些模块添加在时钟线路上，使得时序得到进一步的优化。之后再次进行布线以及优化，直到不存在时序违例为止。若是发现无论如何优化都无法消除时序违例，那么就需要返回综合与约束的步骤，对时序的约束进行调整。

2.2.5 进行布线（NanoRoute）

布线之后进行优化，若没有违例就可以认为这是最终的布线版本了，之后再进行一些诸如修正金属密度的操作，布局布线的工作就完成了。

2.3 设计规则检查

设计规则检查包括两项，DRC与LVS。将经过布局布线的设计导入Virtuoso中，使用内嵌其中的Calibre进行设计规则检查。

DRC（Design Rule Check），即设计规则检查，这些规则由芯片生产商提供，若设计不满足这些规则，在制造芯片的时候就会造成错误。比较典型的一种DRC错误是同层金属之间的距离过小，在制造的时候可能会导致两块金属连到一起，造成严重的问题。相当数量的DRC错误是可以在布局布线阶段消除的，比如金属密度等问题，在Soc Encounter中就有修正金属密度的步骤。

LVS（Layout Versus Schematics）用于验证版图与逻辑图是否匹配。将导入Virtuoso的版图与Design Compiler生成的网表进行比较，可以看到版图中的元件与连线是否能与网表中的对应，若是对应无误，则说明版图可以满足最初设计的逻辑功能。

最终的版图如图2所示，图中在核心逻辑模块周围加上了PAD，即与外部连接用的压焊块，其目的是为了对本设计进行测试。实际芯片如图3所示，芯片被焊在了PCB上，使用金丝将信号引出进行测试，测试结果符合预期。

3 结语

本文设计的SPI从机接口模块在流片后进行了测试，使用FPGA作为主机向芯片传输了大量不同的数据，涵盖了设计中的各种情形。测量芯片的输出信号，完全符合预期，说明逻辑功能正确。此设计实现了串行信号转并行信号的功能，完成了设计目标。

致谢：本论文工作得到了电子科技大学康凯教授和刘辉华老师的指导和帮助，在此表示衷心的感谢。

参考文献

[1]Motorola/Freescale/NXP.SPI Block Guide v3.06 [EB/OL].2003.

[2]IEEE.IEEE Standard VHDL Language Reference Manual[S].ISBN 0-7381-3247-0.

[3]Rushton.A[著]，刘雷波，陈英杰[译].用于逻辑综合的VHDL（第三版）[M].北京：北京航空航天大学出版社，2014.

[4]Bhatnagar.H[著]，张文俊[译].高级ASIC芯片综合[M].北京：清华大学出版社，2007.

集成电路后端设计流程范文第4篇

发展现状及趋势

1.1 产业健康发展，规模持续扩大

在国家和深圳市政府相关产业促进政策的引导下，深圳IC设计产业自2003年以来得到迅猛发展，特别是自深圳IC基地成立以来，产业规模不断扩大，呈现出良好的成长态势，并且在2008年和2009年面对金融危机的情况仍然实现了27%和33%的快速增长，和国内外其他地区受金融危机影响较大形成鲜明对比，表明深圳IC设计产业已经进入非常健康的良性发展期。

1.1.1 销售额继续逆金融危机增长

自2003年以来，深圳集成电路设计产业销售额分别是6亿、10亿、30亿、40亿、48亿元人民币，2008年达61亿元，占全国份额的20%以上。深圳IC基地和深圳市半导体行业协会2010年3月对深圳主要的78家IC设计公司的最新调研数据显示，2009年这些公司已完成境内销售额69.1亿元，境外销售额1.756亿美元，境内外销售合计超过81亿元，同比增长约33%，大大高于全国平均15%的同比增长率，在全国的份额已经上升到接近30%（详见图4-1）。

在国内外同行饱受金融危机影响的同时，深圳IC设计产业能够逆势增长的主要原因有几点。一是深圳良好稳固的电子产业发展环境、地方政府的积极推动加上深圳IC基地的孵化和服务辐射效果显现，使得深圳IC设计产业已经走上了十分良性健康的发展道路，基本上没有泡沫，因此金融危机来临后受外部宏观经济影响较小，深圳的优势进一步显现。二是海思、中兴微电子、比亚迪微电子、朗科、江波龙电子等几家主要深圳IC设计企业成功抵御金融危机和半导体产业衰退的冲击，获得了超过行业平均增长率的速度增长，它们的共同点是纵向整合产业链资源，抗经济危机能力较强，在产业链的某一个环节上有核心竞争优势，IC设计业务也随之获得了快速发展。三是国民技术、国微技术、炬才微电子、明微电子、芯邦科技、安凯微电子、艾科创新微电子、长运通、泉芯、天利半导体等第二梯队企业经过几年的技术积累后，开始迎来高速发展期，而且部分企业善于通过抓住学习电脑、安全支付和LED照明等新兴应用实现迅速增长。四是深圳良好的创业环境，使得不断有潜力企业兴起，一旦市场时机成熟他们就会脱颖而出，如智能电表领域的锐能微科技和高清多媒体处理器领域的华芯飞在2009年快速成长，成为深圳IC设计产业新的亮点。

1.1.2金融危机后IC设计机构数量攀升

2002年以前，深圳市各类IC设计公司和相关机构20余家，专业设计人员不到1,000人，具规模的企业不到10家，随着集成电路产业近几年的迅速发展，深圳新创办IC企业数量不断增加。到2009年企业总数达到122家，从业人员超过10,600人。

从图4-2中可以看出，深圳市IC设计公司和机构的数量在经过前几年的大幅增长后趋于稳定，2007年和2008年因为产业快速发展后的调整和金融危机，则出现了增长放缓甚至数量减少的势头。但在2009年，深圳IC设计机构数量再次大幅增长，还有不少受金融危机影响较大的外地企业也加强了深圳的团队和运营，表明金融危机后深圳的优势和吸引力更加明显，成为国内外IC设计企业创业和发展的首选城市之一。

1.2 产业优势突出，结构趋向合理

1.2.1 产品从通信和消费走向多元化

珠三角系统整机企业云集，深圳IC设计企业所涉及的产品方向贴近市场、应用领域较广。伴随着深圳电子产业的升级换代，深圳IC设计的产品线也从早期通信和消费的两大类向更加多元化发展，包括LED照明和新能源、智能电表和智能电网、物联网、工业医疗、汽车电子等。主要有以下几个方面：

1）通信芯片：由于华为和中兴通讯在全球通信设备产业已经处于全球领先地位，他们的子公司海思和中兴微研发的通信设备（2G/3G基站和路由器等）芯片也处于国际先进水平，并已经被内部大量使用以提升产品的竞争力。由于3G/4G时代，通信设备和终端捆绑被认为是发展趋势，目前华为和中兴通讯在手机和数据卡的出货量也在全球排名前几位，这为海思和中兴微的3G终端芯片提供了巨大的发展机遇。目前海思的WCDMA基带芯片已经用于WCDMA数据卡，而不久中兴微的TD-SCDMA和WCDMA终端基带芯片也将量产出货。另外，广迪克科技的2G手机射频功率放大器（PA）也已经开始出货，而国民技术也在积极研发TD-SCDMA LTE射频芯片。此外，在用于智能手机的应用处理器方面，海思的K3已经出货，并在2009年引起了业界的广泛关注，而安凯在智能手机/低端上网本市场也崭露头角。

2）移动存储和多媒体：珠三角大量的数码存储和消费电子厂商，为深圳的相关上游企业提供了广阔的发展空间。在移动存储和控制芯片领域，深圳已经处于全球领先地位，代表厂商包括朗科、芯邦、江波龙、硅格和芯微等，其中朗科已经率先在创业板上市。而在便携多媒体领域，华芯飞、炬才、安凯、艾科创新、海泰康和芯邦等正在大力赶超国内同行。另外在视频监控领域，海思的351X系列已经在标清市场大量抢占TI等国外厂商的市场，并给TI和NXP等国外厂商带来很大的市场和价格压力。

3）LED照明和节能：随着全球对节能减排和低碳经济关注的进一步提升，LED照明等绿色能源应用成为国内外的产业热点。在LED驱动和电源管理领域，深圳已经有一大批IC设计企业走在国内前列。例如比亚迪微电子、明微、长运通、天微、华润半导体、泉芯、辉芒、联德合、擎茂、方禾集成、博驰信电子等。与各类数字处理器芯片相比，这些芯片的市场通常比较分散，但市场增长非常稳定，而且利润率极高。这类芯片设计和工艺复杂，需要长时间的技术积累，常常代表一个地区IC设计的历史积累，因此需要一段时间才能够成长出大公司。

4）数字电视和平板显示芯片：国内几大电视机和机顶盒厂商，如康佳、创维、TCL、长虹、九洲和同洲等，或是总部在深圳，又或是在深圳设有研发基地，对数字电视芯片的开发和产业化具有很大的带动作用，另外三网融合也有利于中兴通讯和华为等深圳通信设备制造商进入数字电视领域。在数字电视前端网络履行部分，目前已经有深圳阿派斯在研发EOC EPON芯片，在数字电视和机顶盒终端设备方面，深圳已有国微技术、海思、国民技术、中兴微电子、国科电子、力合微电子、致芯、艾科创新、剑拓科技、通高电子等芯片设计企业专注于该领域的研究，涉及CMMB移动电视、ABS-S、CTTB和DVB-C等标准的解调接收芯片和后端解码芯片。和北京、上海一些公司很早就参与相关标准相比，深圳企业的起步稍晚，但仍有借助应用和市场优势后来居上的机会。

而在平板显示驱动和触摸控芯片领域，深圳也有晶门科技、敦泰科技、天利半导体、瀚芯微电子、矽普特、希格玛和芯微电子等一批国内领先的企业。随着珠三角电视机厂商纷纷涉足LCD模组和面板打造垂直一体化的产业体系，例如TCL和深超成立了华星光电，将为这些企业带来巨大的配套发展机会。

5）信息安全和物联网芯片：在安全加密、安全支付、移动支付、RFID和物联网应用方面，深圳近几年发展很快，涌现出了包括远望谷、先施科技、朗科科技、国民技术、江波龙电子、文鼎创、明华澳汉等一批国内领先企业，其中远望谷、朗科和国民技术已经上市，预计先施科技不久也将在创业板IPO。

6）电力、医疗和汽车电子等行业应用：伴随着内需市场成长和深圳下游产业的升级，不少深圳IC设计公司也从消费类应用扩展到更广泛的行业应用领域，并取得了不错的成绩。例如力合微电子的电力线载波通信专用芯片，芯海、锐能微科技和联合德微电子等公司的电能计量芯片，芯海的医疗电子和工业应用解决方案，以及比亚迪微电子面向汽车应用的IGBT和MOSFET。

1.2.2 销售额向领先企业集中

深圳IC设计企业的总体实力呈不断增加的趋势。销售额超过1亿元人民币的IC设计企业2006年为7家，2009年为10家。销售额超过5,000万元人民币的公司数量2006年为14家，2009年20家。表4-1为2009年深圳IC设计企业国内销售额前二十五的排名。

从深圳IC设计产业的销售额分布（详见图4-3）来看，2003年销售额在2,000万以下的企业超过八成，其中有相当部分企业的销售额在100万元以下。2005年，随着海思与中兴微电子分别从华为和中兴通讯独立出来，出现了上亿元的IC设计企业，产业规模进一步扩大。

2006至2009年，步入亿元门槛的IC设计企业进一步增加，销售额提高到5,000万以上的企业数量也逐渐增多。其中，排名前10位的企业境内外销售合计基本上在1亿元以上，前10家企业销售额合计66.5亿元，约占深圳IC设计产业的82%；前25家企业销售额合计76.4亿元，约占深圳IC设计产业94%。这表明经过近几年来的迅速发展，许多成长型企业正逐渐走向成熟，领先深圳IC设计企业开始做大做强。

需要强调的是，排名前两位的海思和中兴微已经占据深圳IC设计产业销售额的半壁江山。目前它们的销售收入主要来自通信设备芯片，随着它们的终端芯片量产，未来可能进入爆发期，率先成为收入达到10亿美元的世界级IC设计公司。

1.2.3 从业人员分布

2009年海思以1,873人居深圳IC设计公司中从业人员排行之首，比亚迪微电子则以1,672人位居第二，中兴微电子1,300人。总体IC设计企业的从业人员规模偏小，100人以下公司仍为主体，约占80%。50人以上的IC公司占总体约50%（详见图4-4）。

1.3 产业环境基本完善

1.3.1 深圳IC基地的孵化和辐射带动作用明显

深圳IC基地是科技部首批批准建设的八个国家集成电路设计产业化基地之一。深圳IC基地已建成较为完善的具有深圳特色的集成电路公共技术平台及相关的服务体系，形成了具有一定规模、适宜集成电路设计企业发展的支撑环境。其中，公共技术平台和服务体系包括有：公共EDA平台、验证测试平台、IP开发和复用服务、MPW投片服务、设计技术咨询、人才培训等。企业通过共享基地公共技术服务平台，每年可节约EDA工具软件投入和产品研发投入超过2亿元。孵化器建设、产业发展支持环境建设得到了加强，现已形成了以基地为核心的物理聚集效应及区域性的产业聚合效应，对华南地区的IC产业的促进和辐射带动作用明显。

目前与基地建立服务协议的企业共138家（包含近10家外地企业），入驻基地核心孵化器的有28家。入孵企业多为海归人员创办或新建企业，现已有7家企业规模扩大要求增加场地面积，6家达到毕业条件。按照销售额超过2,000万元的标准，2009年在孵企业毕业7家。目前还有50多家设计企业等待入驻，充分体现出了深圳IC基地对深圳IC设计企业所发挥的重要服务功能和吸引力。基地平台和服务的开展情况如下：

EDA设计技术平台：目前基地共有10间独立设计室可供设计公司使用，公共EDA设计平台硬件配置包括Sun V880和Dell服务器共2台、Sun Blade2000工作站30台， 30台HP高端工作站；软件工具有Cadence、Synopsys、Mentor Graphics、Magma、华大电子等五家知名EDA厂家的集成电路设计工具。可支持包括数字电路、模拟电路、数模混合电路、FPGA设计等多个设计流程；主流设计工艺是0.065μm-0.6μm；设计规模也是从1万门到7,000万门不等，可为IC设计企业提供全面的服务与技术支持。2009年基地EDA平台共服务IC设计企业18家（次），支持设计项目40个，累计单机使用时间216个月。历年共服务IC设计企业131家（次），支持设计项目370个，累计单机使用时间1,685个月。

IP复用/SoC开发平台：和北京大学深圳研究生院信息工程学院合作，初步建立了基于龙芯、MIPS、和芯微、芯原、智原、芯慧同用等供应商的SoC开发平台。截止2009年底，IP开发支持20项，IP复用服务和补贴54项。

MPW服务平台：2009年，基地对20家企36个MPW项目提供了技术服务和跟踪资金补贴，项目涉及手机多媒体处理器，MCU、 Smart IC卡、ADC、视频处理、RF通讯、LED/LCD显示驱动、消费类电子等。基地历年共对163家企339个MPW项目提供了技术服务，跟踪资金补贴超过300万元。

为支持企业研发和量产，目前与基地建立合作的Foundry厂商有：华润上华（CSMC-HJ）、中芯国际（SMIC）、GLOBALFOUNDRIES、方正微电子（FMIC）、台湾汉磊（Episil）、和舰科技（HJTC）、捷智半导体（Jazz）、台积电（TSMC）等。基地运行六年来，MPW服务平台服务企业74家（次），服务项目146项。补贴企业69家，补贴项目157项。

测试验证平台：主要硬件设施包括：IMS Electra、V50、半自动探针台及各类仪器仪表等。联合Advantest、Credence等著名测试设备商及香港科大和香港科技园建立了测试服务系统。2009年，服务企业23家次，服务项目44个，补贴企业16家，补贴测试项目58个。截止2009年底，共服务企业91家次，服务项目180个，补贴企业68家，补贴测试项目184个，补贴资金超过130万元。

人才培训服务：2009年，共举办EDA工具培训28场，参会1,032人，技术研讨会12场次，参会1,100人。截止2009年底共举办EDA工具培训183场，参会5,574人，技术研讨会96场次，参会9,525人，香港科大硕士班4届，学员99人。深圳大学IC设计工程硕士班3届，学员66人。2009年，培训中心进一步加强了与深圳市本土高校的紧密合作。与深圳大学共同开办“深圳大学集成电路工程在职工程硕士班”的同时，还相互建立了“深圳大学集成电路工程实训基地”和“国家集成电路设计深圳产业化基地深圳大学实验室”，并分别在深圳IC基地和深圳大学正式挂牌。

技术交流和合作服务：建立了30多个国内外合作联盟，连续举办了7届“泛珠三角集成电路业联谊及市场推介会”。通过这些活动，为集成电路产业链中各个环节的企业提供一个直接交流的平台，完善我市集成电路产业与相关产业的合作与交流，协助深圳的IC设计企业将产品全面推向市场，推动深圳市集成电路产业的发展。

1.3.2 集成电路制造和封测配套产业日趋完善

目前深圳市有IC制造企业3家。深爱4英寸、5英寸线已具有相当规模，方正微电子6英寸线已量产，中芯国际的8英寸线正在加紧建设中，预计2011年初能量产。封装测试企业7家，其中赛意法、沛顿科技、中星/菱生主要服务于本系统或海外客户，赛美科、安博、华宇、矽格能对深圳企业提供测试服务和部分软封装服务，基本可满足中低端产品的测试要求，高端产品的测试封装服务有待完善。（详见表4-2）

与深圳相邻的香港科技园拥有非常先进的测试分析设备，可进行高端测试验证和小批量测试。目前深港已建立紧密的合作关系，联合开展测试验证及量产服务。

1.3.3 集成电路产品的销售渠道畅通

自改革开放以来，以赛格电子市场为代表的深圳华强北就主导着集成电路产品的销售渠道，对深圳电子信息产业的发展，产生了巨大推动作用。今天，华强北一带的赛格电子市场等仍然是集成电路产品非常重要的销售渠道，与深圳的系统整机厂商一起，共同吸引全国乃至全球的IC设计企业在深圳设立市场销售和推广、技术支持部门。

除了华强北这样的现货市场外，电子元件、分销商群体也是IC销售非常重要的途径。由于深圳是亚洲主要的集成电路集散地，深圳市的IC分销商体系也建立得非常完善。有统计数据显示，国内的电子元器件分销商中有大约2/3的企业总部在深圳，如果加上总部在香港的分销商，将占全国的3/4。在本地IC的销售中，赛凡、英特翎、骏龙、北高智、众芯、大联大等海内外分销商正扮演越来越重要作用。

1.3.4整机厂商的牵引效应

IC产品的市场就是整机系统厂商，IC产品的需求规格往往需要由整机系统厂商提出，IC产品的成功与否取决于整机的应用量。因此，整机系统厂商对IC设计企业的需求牵引非常重要。与其它地区相比，整机系统厂商云集是深圳发展IC设计产业的最大优势，同时，IC产品又直接影响着整机企业的价值增值，甚至决定着整机企业的生存和发展。

因此，整机系统厂商和IC设计企业具有相互的牵引效应，一方面整机系统厂商对IC设计企业具有需求的牵引效应，另一方面IC设计企业又牵引着整机系统厂商的价值增值、甚至生存发展，因为IC产品能够引起整机产品的变革，是整机产品创新的源头，如数码相机取代胶片相机，智能手机几乎一夜之间消灭了PDA，存储和显示成本降低催生数码相框产品等等。

深圳的整机系统厂商在通信（华为、中兴通讯、UT）、电视和机顶盒（康佳、创维、TCL、同州电子、兆驰股份）、手机（深圳是全球手机之都）、医疗（迈瑞）、PC（长城科技和神舟电脑）、工业控制（研祥）、汽车电子（比亚迪、航盛电子）、移动存储（江波龙）及音响（三诺）等领域处于全国领先位置，甚至在全球也具有影响力，已经对深圳集成电路设计企业的发展产生了巨大的需求牵引力。事实上，深圳IC设计企业的产品方向和应用领域也就是定位于深圳乃至珠江三角洲地区发达的电子信息产业的市场需求。

1.3.5 粤港/深港创新合作助力

粤港合作的框架也已运行了多个年头，取得了良好的效果。在此框架下，深港两地正在致力打造“半小时深港创新圈”， 其中IC方面的合作是科技创新的重要内容。2007首次的深港创新联合资助计划和粤港重点领域招标中，都体现了IC领域的重要性。2007年深港创新圈计划中（深圳市政府资助3,500万元），深港双方资助的项目共4项，其中两项均与集成电路有关（先施的RFID项目和北大深圳研究生院的组合ASIC项目），凸现了集成电路设计领域在粤港/深港创新合作中的突出地位。

深港创新圈的建立，有助于深港双方在IC领域优势互补，这种互补主要体现在：

①窗口作用：集成电路设计是一个在全球舞台上同台竞技的行业，深港创新圈的建立有助于加强深圳的国际认知度，为深圳IC企业更好地走出去提供一个窗口；

②产业互动：深圳及珠三角地区作为全球重要的电子信息产品制造基地，有着IC设计产业发展的市场环境，香港可以依托深圳及珠三角的市场环境来提升和发展自己的集成电路产业；

③人才与技术交流：香港对国际化人才的吸引力度较强，目前香港各高校与科研机构通过高薪及机制吸引了大批国际化优秀专业人才。如香港应用科学研究院IC设计组就有一批从国外回来的资深专家，港深的合作有利于双方开展人才与技术的交流与合作；

④资本运作：香港是著名的金融城市，其资本运作机制以及创业投资基金相对完善，深港创新圈的组建，有利于通过香港引入创投，创业投资基金的活跃对集成电路设计企业的创立及发展都非常重要。

为了推进深港在IC方面的合作，在过去的两年内，深圳IC基地本着优势互补、资源共享、互惠互利的原则，分别与香港科技大学、香港科技园、香港职业训练局等有关部门签署了相关协议，内容涉及：人才培训、职业训练、测试、失效分析、大中华IP交易、MPW、封装、流片、市场、宣传、互设办事处等方面，旨在借助深圳IC设计基地的资源平台，发挥深圳的市场优势，利用香港在集成电路领域的人才和设备的优势，共同推动香港与深圳两地的集成电路产业的发展。香港科技园测试设备先进，技术人员经验丰富，解决了深圳的IC设计公司高端芯片本地测试难、SoC芯片测试程序开发难的两大难题，缩短了企业新产品的开发时间。

1.4 技术水平不断提升

1.4.1 设计能力追赶欧美领先水平

从最小特征线宽分布看，当前深圳市IC设计企业主流产品特征线宽集中在0.35μm和0.13μm之间，超过四分之三的IC设计公司已可使用≤0.18μm的工艺进行设计。从主流产品特征线宽分布看，目前量产的芯片主要采用>0.13μm工艺，使用≤0.13μm工艺的企业占四成，总体的设计能力增强（详见表4-3）。

在数字芯片中，中兴微电子、芯邦科技、华芯飞、力合微电子和安凯的设计能力已经达到90nm和65nm的工艺水平，而海思已经开始40nm甚至更低工艺节点的设计，代表着深圳的高端设计水平。另外，还有一大批企业开始从0.18μm转向0.13μm和0.11μm工艺进行量产。深圳企业使用的最小特征线宽分布图如图4-5所示。

从设计规模看，海思半导体、中兴微电子、比亚迪和国微电子等公司的设计规模都超过了1,000万门，其中居于首位的海思半导体的设计规模已达到9,000万门。大多数企业都具有100万门以上的设计能力，超大规模集成电路设计能力不断增强。

总体上从线宽来看，深圳几家主要IC设计企业的技术水平已经接近国际领先水平，但是在低功耗和低成本等设计优化能力上还存在经验上的不足。另外，随着线宽越来越小，设计和制造成本日益昂贵，深圳IC设计企业对线宽选择更加务实，追求“合适最好”。例如华为海思最新量产的智能手机应用处理器K3虽然采用的是0.13μm工艺，但却实现了成本和功耗的最优化。

另外，设计规模和线宽主要适用于衡量数字芯片的复杂度和难度，大多数模拟和混合信号芯片的集成度并不高，但对设计人员的经验和能力却要求非常高。

1.4.2 科研投入、专利与IP使用状况

深圳IC设计企业普遍比较重视科研投入。2008年深圳IC设计行业总研发投入为9.06亿元，2009年深圳77家IC设计企业已投入研发资金11.1亿元，增长了超过22%，预计2010年他们还将投入14.4亿元用于研发。这为深圳IC设计产业未来的爆发打下了坚实的基础。其中海思半导体以58,755万元居首位，中兴微电子投入13,000万元位列第二，国民技术以6,228万元排名第三。

随着SoC设计技术的发展，深圳IC设计企业越来越多的通过IP复用设计自己的SoC芯片，使产品的规模和设计水平大幅度提升。经调研，深圳市设计企业IP使用与需求情况详见表4-4。企业对IP的需求及运用日益增多，表明深圳IC设计企业的SoC设计已经达到一定的规模，但深圳本地IC设计企业之间的IP复用甚少，需要进一步加强推进IP的联盟、鼓励IP复用。

专利申请普遍受到企业的重视，充分反映出深圳市IC设计企业有了较强的自主创新意识与自主创新能力。截止到2009年底，深圳IC设计企业累计已申请专利1,259件，其中发明专利1,092件，实用新型专利150件。累计已授权专利317件，其中发明专利245件，实用新型专利44件。深圳中兴微电子有限公司、海思半导体、比亚迪分别以576、206、79项专利名列前三甲，基本与企业销售规模排名相符（详见表4-5），充分反映了IC设计行业是一个知识密集、人才密集型的行业，同时，专利数量直接反映了企业的核心竞争力。

1.5 人才问题仍需努力

1.51 从业人才状况

深圳IC设计行业现有从业人员超过10,600人，分布在122余家IC设计企业和相关研究机构中。

深圳是创业热土。近几年创立起来的留学生企业，技术性强、产品档次高、软件及解决方案配套完整，已有了突破性的发展。典型企业如安凯、国微技术、艾科、芯邦、芯微、力合、天利等。集成微、剑拓、天微、芯海、中微等民营设计企业产品定位准确，市场把握性强。原来做销售和IC起家的公司（如长运通、江波龙、日松微等）也纷纷涉足IC设计、研发自有品牌的产品，且市场表现不俗。很多大型整机企业成立的设计部门纷纷独立出来成立标准的设计公司（Fabless），采取国际化的运作方式，产品销售市场化，如海思半导体、中兴微电子、比亚迪微电子、朗科等。意法半导体（ST）、联发科等外资、台资企业产品目标明确，具有较强实力。因此当前活跃在深圳IC设计行业的人才有资深IC设计行业人员、海归创业人员、前整机企业IC设计部门人员、由贸易部门转入IC设计行业的人员、2000年后毕业的微电子专业人才等。

深圳的IC设计研发团队总体规模偏小，100人以下的IC设计公司仍为主体，占80%。50人以上的IC公司占总体的50%，高于全国32.5%的水平。目前规模最大的团队是海思半导体，共1,873人。

1.5.2 人才培养状况

深圳缺少大学和科研机构，人才培养一直是深圳的软肋，但是由于深圳特区的历史地位，尤其是到上个世纪末，深圳的电子信息产业达到历史的顶峰，引领全国的发展，吸引了全国各地的人才。然而，在新世纪钟声敲响的一霎那，电子信息产业新一轮的发展似乎突然与深圳无缘，再没有诞生新的象华为、中兴通讯、迈瑞、康佳、创维、金蝶等知名企业，互联网经济只有腾讯一枝独秀，集成电路产业也只有设计产业在发展。人才的缺乏已经成为深圳不少企业持续发展的瓶颈问题。可喜的是，深圳正在加大人才培养的力度，引入北大、清华、哈工大进入深圳建立研究生院，扩建深大、高职院，新建南方科技大学等。

当前全国重点建设微电子专业的高校只有15所，每年培养硕士以上毕业生不足千人，远远难以满足集成电路设计产业发展的要求，人才短缺现象依然比较严重。目前在深圳高校集成电路人才培养情况如下：

北京大学深圳研究生院：每年招收约100名集成电路专业硕士研究生，10名集成电路专业博士研究生；

清华大学深圳研究生院：每年约50名集成电路专业硕士研究生；

哈尔滨工业大学深圳研究生院：每年约25名集成电路专业硕士研究生；

深圳大学：信息工程学院和软件学院计划开设集成电路设计方向本科班，同时招收集成电路设计工程硕士。

深圳高等职业技术学院：下设微电子专业，主要培养版图设计等集成电路专业人才；

香港科技大学：深圳IC基地与香港科技大学合作，已成功举办3届理学硕士班，共培训硕士68人，08年又招新生32人，为深圳市的IC设计高端人才的培养和储备工作做好了准备；

集成电路后端设计流程范文第5篇

关键词：Calibre 编程语言 后端

中图分类号：TP391 文献标识码：A 文章编号：1674-098X（2017）03（b）-0120-02

Calibre是美国mentor公司开发的一款深亚微米集成电路验证工具，它分为DRC（design rule check，用于检测版图图形是否符合代工厂的工艺要求），LVS（Layout Versus Schematic，用于对比版图和电路的一致性），ERC（Electronics Rule Checking，用于提取版图中的寄生参数以便进行仿真），ANT（Antenna，用于检查版图中的天线效应），DFM（Design for Manufacturer，可制造性设计）等若干模块，Calibre工具的验证文件使用其独有的编程语言编写而成，这是一种具有高度函数化功能的语言，该文将从DRC和LVS规则验证文件入手，介绍它们的一般框架结构以及对于验证很有用处的一些语句的编写。

1 Calibre验证文件的基本框架结构

通常情况下，DRC与LVS的验证文件是各自独立编写的，但也有极少数的工艺厂从方便角度考虑会将这两种验证功能集中于同一个文件之上。

在验证文件的开头，一般是开关定义语句，格式为：#DEDINE与#IFDEFINE。

如：#DEFINE mimcap_1p0，这个开关定义了是否使用某种电容，而如果后面将使用这种电容，则由#IFDEFINE mimcap_1p0语句来完成这项功能。

接下来是环境参数设置语句和DRC，LVS的一些特有设置，前者定义了参与验证的文件类型、路径，电容电阻度量单位等，而后者则规定了验证过程中需要遵守的一些基本运行法则，如版图是否检查格点大小与锐角图层，是否保证端口名称与大小写的精确匹配，是否滤去版图中的DUMMY器件等。这之后，是定义版图原生层次与产生衍生层次的语句。

整个验证规则文件中最重要的检查版图绘制规则（DRC）和进行版图与电路比较（LVS）的主体程序则在此之后编写。

规则文件的最后是检查版图电气连接的语句。

2 Calibre编程语言的命令简介

Calibre具有一些高度函数化功能的命令，它的编程命令大致可以分为3类：命令型语句，如LVS FILTER，这条语句定义了在验证过程中可以滤去的器件类型；逻辑运算语句，AND，OR，XOR，NOT，它们利用逻辑运算来生成图形；图形描述性语句，如length layer，它选定了长度符合要求的相应图形的边缘。Calibre利用后两种命令语句的组合来产生衍生图层或是进行复杂的图形运算，这其中最常见的命令定义如下：

INT，EXT，ENC。

3 若干Calibre DRC和LVS验证语句的编写

大部分工艺厂提供的规则文件只有最基本的验证命令，但很多对于提高电路流片成功率非常重要的的语句却并不包含在内，接下来该文就将介绍一些能提高验证效率和流片可靠性的语句编写方法。

3.1 检查悬浮线的语句

悬浮线指的是芯片上没有与电源或地形成直流通路的悬空部分，一般分为两种，金属悬浮线以及多晶硅悬浮线，但不论是哪种悬浮线，在进行离子刻蚀的过程中，它们都可能吸引大量的电荷积聚其上，这样就会产生很多危害，比如改变周边器件的电学特性甚至击穿栅氧结构。因此，在LVS文件中添加检查悬浮线的验证语句就显得十分重要了，它既可以查找所有的悬浮线，又可以分门别类地查找各个图层，命令如下：

PATHCHK ！LABELED //查找一切悬浮线（包括为补充金属密度而添加的DUMMY金属）。

PATHCHK ！LABELED poly //查找悬浮的多晶硅。

PATHCHK ！LABELED m1 //查找悬浮的第一层金属。

PATHCHK ！LABELED m2 //查找悬浮的第二层金属。

PATHCHK ！LABELED NOFLOAT //查找不包含DUMMY金属在内的其他一切悬浮线。

3.2 检查金属线宽度的语句

宽金属线在各个工艺厂定义不尽相同，但一般认为宽度超过10 μm的金属线就可以被视作宽线，这些线需要在沿着电流流动的方向上开槽，这些槽也被称为SLOT。过宽的线一般存在几个危害，一是增大了局部金属的密度，容易造成刻蚀不干净；二是宽线在进行平整化工艺时会比其他地方更易形成凹陷的区域，@样就会改变线路寄生电容和电阻参数，影响芯片性能；三是电流具有趋肤效应，SLOT所形成的槽更容易分散电流，这样也在某种程度上减小了电迁移发生的可能性。检查宽金属线的语句示例如下：

X = Metal WITH WIDTH > 10 //这条语句用于找出一切宽度大于10 μm的金属线。

3.3 添加金属DUMMY的语句

需要添加金属DUMMY的场合一般发生在芯片中金属密度不足的情况下。金属密度不足是可能造成平整化工艺后芯片表面不平坦的原因之一，这种问题带来的直接后果就是电路寄生电容和电阻电学参数的漂移。一般情况下，添加金属DUMMY的工作是在提交了版图数据之后由工艺厂代为完成的，不过，如果设计公司从电路性能考虑，对于芯片金属密度有着更为特殊的要求，那么由自己完成金属DUMMY的填充将是非常理想的。该文将以金属层为例，介绍添加金属DUMMY的语句。

Layer map layer1 [datatype] type1 layer2 // 映射Z句layer map用来给gds或者database文件中的图层号在验证文件中分配一个新的层号，以方便后续的图层运算，其中，layer1和type1分别是gds或database中的图层号与数据类型号，layer2则是验证文件中新生成的图层号，比如：

Layer map 42 datatype 0 6163 //在验证文件中给金属层分配新的层。

Layer metal 6163 //号。

Layer map 64 datatype 0 8357 //给生成层分配层号，在此层次覆盖Layer area 8357 //的区域内，DUMMY阵列将会产生。

//Variable命令用于定义变量，其格式为variable name value，该文用它来规定DUMMY金属矩形的大小和间距。

Variable metaldummyW width //用于定义DUMMY矩形的宽度。

Variable metaldummyL length //用于定义DUMMY矩形的高度。

Variable offdummyX x //用于定义偏移量，以此来调整。

Variable offdummyY y // DUMMY阵列的松散度。

//最终芯片中生成的DUMMY将是依照上述各变量定义而成的金属矩形所组成的阵列。阵列的定义由shift和rectangle命令共同完成。

//shift命令用来产生相对原图层具有特定偏移量的新图层，其格式如下：

Shift layer by x y //x y即为规定的偏移量。

//rectangles语句用于生成矩形阵列，它的定义如下所示：

Regtangles width length widthspace lengthspace inside of layer area_name

//width和length分别是生成的矩形的宽度和高度，widthspace和lengthspace则分别定义了阵列中矩形与矩形之间的横向及纵向间距。利用之前variable命令所定义的各个变量和图层映射命令定义的生成层，最终产生DUMMY阵列的语句如下：

Dummy = shift（Rectangles metaldummyW metaldummyL metaldummyW+ offdummyX metaldummyL+ offdummyY inside of area） by metaldummyW metaldummyL

//最后，利用copy和drc check map命令将之前生成的矩形阵列转变为gds格式的数据并最终输出。

Dummy{copy dummy}drc check map dummy 42 0 aref metaldummy metaldummyW metaldummyL

//copy命令的作用是把计算后的图型转变为gds格式，drc check map则规定了gds数据的输出结构。上述命令中，42 0再次表明了金属层在gds格式中的图层号和数据类型号，aref是一种能有效减少数据占用空间的输出格式，metaldummy则是最终输出gds的文件名称。

//利用DRC验证的运行方式，将上文所述语句作为规则输入，就能得到最终包含DUMMY金属阵列的gds文件。

4 结语

该文介绍了mentor公司验证工具Calibre所使用规则文件的组成结构和语言特点，提供了若干能有效提高后端工作效率和流片成功率的验证语言的编写方法，希望能对广大后端工程师有所帮助。

参考文献