半导体工艺技术

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半导体工艺技术范文第1篇

关键词通道涵洞台身整体模板模板移动施工工艺

中图分类号： 通道 文献标识码： A

一、工程概况

防城至东兴高速公路第五标段中盖板涵洞和盖板通道共计30道，数量众多，墙身施工是其中的重点，墙身采用模板整体移动的施工方法。

二、墙身构造

盖板通道、涵洞的墙身结构均为下部涵台加上部台帽的形式，每4--6米设一道沉降缝，因此墙身每4--6米为一段，一段墙身的涵台和台帽连续一次性浇筑完成。

三、整体模板移动施工方案

(1)工艺流程

盖板涵洞墙身整体施工工艺流程：施工放线模板拼装模板加固和支撑搭设溜槽混凝土浇筑拆除模板模板推移模板矫正安装进入下一个循环。

施工方法

①施工放线：在已浇筑好的基础上精确定位墙身平面位置，用墨线弹出模板立设位置，墨线要把所有墙身位置一次性弹出，保证台身线形的顺直。

②模板拼装：墙身模板采用钢模板，模板连接缝用泡沫双面胶填塞，各模板间用螺丝连接拧紧，涵台模板与台帽模板一体安装。

③模板加固：模板用钢管加固，模板内用圆木支撑以固定内尺寸。每60cm设一道竖向肋骨（双钢管），每45cm设一道横向肋骨，横竖肋骨用十字卡扣连接固定，在竖向肋骨上每75cm设一道拉杆（直径16mm钢筋，套pvc管）。

两侧墙身模板内外侧用钢管支撑。

④钢筋绑扎：台帽钢筋在加工厂绑扎成笼，运到施工现场安装固定在台帽位置。

⑤混凝土浇注：墙身混凝土采用吊送或溜槽输送的方法，墙身模板内设串筒以保证混凝土的浇筑质量防止离析，混凝土浇筑采用分层浇筑的方法，用振动棒振捣密实后在进行下一层浇筑，左右两侧墙身交替进行浇筑。混凝土浇注完成之后应及时对其进行养生。

⑥模板推移：混凝土强度达到2.5Mpa后，松开各支撑钢管，抽出拉杆，把内外侧及墙端模板垫起，装上滚轮后滑移拼装模板到下一段墙身位置准备下一段墙身的施工。

具体实施方式

以K49+507盖板涵墙身的施工为例介绍本新型施工方法。

K49+507盖板涵墙身高度5.05m（包括台帽），厚度1.0m，涵洞墙身总长82.6m，其中两端为梯形，中间部分每6m设一道沉降缝，及每段墙身长度6m。

施工放线

按照设计要求一次性放好整条墙身的支模线，用墨线弄弄的弹在基础混凝土上，防止多次放线造成误差。

2、模板拼装

（1）拼装前把基础打扫冲洗干净，模板缝隙用泡沫双面胶填塞以免漏浆。

（2）模板安装好后用磨光机打磨干净并涂抹新机油做脱模剂。

3、模板加固和支撑

（1）模板用钢管加固 每60cm设一道竖向肋骨（双钢管），每45cm设一道横向肋骨，横竖肋骨用十字卡扣连接固定，在竖向肋骨上每75cm设一道拉杆（直径16mm钢筋，套pvc管），模板内用圆木支撑以固定内尺寸，每段两侧墙之间搭设施工平台便于施工。施工平台自成一体，不得与模板支撑连接。

（2）模板支撑

模板用钢管和方木进行支撑，墙身端头模板采用斜撑形式。两墙体模板之间用钢管和顶丝相结合的形式，以便于安装和拆卸。墙外侧用斜撑形式。两墙身模板用钢管连接加固保证起稳定性，模板底部缝隙先用泡沫班塞缝然后用水泥砂浆抹带，防止漏浆、烂根等现象出现。

模板检验

检测模板的平整度、垂直度、平面位置、高程等项目，检测合格后可进行浇筑。

4、架设溜槽

如涵洞设在填方路段，浇筑墙身时两边土已填高，因此采用溜槽的方式进行混凝土的输送，溜槽由钢管支架和薄钢板组成，架好支架把钢板放上并固定好即可，架设方便快速，易于安装和拆卸。减小了施工成本。

5、混凝土浇筑

墙身模板内设3m长的串筒（串筒底距基础面小于2m）以保证混凝土的浇筑质量防止离析，混凝土浇筑采用分层浇筑的方法，每层30cm厚，用振动棒振捣密实后在进行下一层浇筑，左右两侧墙身交替进行浇筑，逐次减小串筒长度。 6、模板拆除和推移

（1） 混凝土浇筑一天后强度达到2.5Mpa，进行拆模推模。

（2） 松开内外侧以及墙端的支撑钢管方木，抽出拉杆把内外侧及一端墙端的拼装模板的四个角用千斤顶顶起起，装上四个自制得滚轮后人工进行推移拼装模板至下一段墙身的装模墨线上，准备下一段墙身的施工。

7、混凝土的养护和修饰

混凝土施工完毕后用土工布覆盖并洒水养生。如表面有砂眼等瑕疵，拆模后应立即清除表面浮浆和松动的砂子，采用相同品种、相同强度等级的水泥拌制水泥浆体，修复缺陷部位，待水泥浆体硬化后用细砂纸把整个构件表面均匀打磨光洁，并用水冲洗洁净，确保表面无色差。

四、结束语

半导体工艺技术范文第2篇

技术从来没有停止它前进的脚步: 20世纪80年代流行的随身听早己被MP3和MP4取代; 使用胶卷的相机如今风光不在，价廉物美的数码相机已随处可见; 90年代砖头式的“大哥大”现在己失去踪影，取而代之的是更小巧、更漂亮的智能手机。多功能的手机已取代计算器、BP机、电子表、MP4、数码相机、摄像机甚至银行卡和手持电脑，成为几乎人人可买得起的多功能电器。这一切在很大程度上要归功于半导体技术的进步。

计算机行业的发展也同样离不开半导体行业的技术进步。事实上，计算机核心部分之一CPU的运算能力的提高就与半导体制程工艺的进步密不可分，因为芯片制作工艺的改进意味着在同样的材料中可以制造更多的电子元件，意味着CPU的集成度的提高，CPU的功耗也越小。业界耳熟能详的多核处理器其背后就是65纳米和45纳米半导体制程工艺的出现。半导体工艺的最新进展是，32纳米技术即将在2009年进入实用，22纳米的技术也在紧锣密鼓地开发之中。综观全球32纳米微细技术开发, 主要有4个阵营: 第一阵营是英特尔公司，其次是IBM阵营，第三是日本公司和基本属于单打独斗的中国台湾的台积电，第四是位于比利时的欧洲微电子中心IMEC等。

“追求最先进”的英特尔公司

英特尔公司的特点是凭借雄厚的研究资金，开发最先进的32纳米工艺。

2007年9月英特尔公司领先业界在《开发者论坛》首次展出了32纳米工艺的测试用硅圆片。该硅圆片用于测试器件性能和试验新工艺是否合理，其并非实际的逻辑电路(一般只有生产出可实用的静态SRAM器件之后才能代表工艺基本成熟)。

按照英特尔公司2007年春天的“紧跟节拍”发展战略，2009年他们将推出32纳米工艺的微处理器并且投入批量生产。该微处理器开发代号为Westmere。英特尔公司的特点是凭借雄厚的研究资金，开发最先进的32纳米工艺。

2007年，英特尔公布的第一代32纳米技术主要内容为高温下进行制作的基于金属铪的高介电率绝缘层工艺及金属栅极技术。之前已有很多文章介绍，本文不再赘述。

2008年英特尔已开发出了第二代用于32纳米工艺的高介电绝缘介质/金属栅极技术。在业内率先量产高介电绝缘介质/金属栅极的英特尔，研究出在高温退火后形成栅极的新工艺，避免了高温对栅极的影响。采用第二代32纳米工艺制造的多核微处理器可集成19亿个晶体管。2008年英特尔的32纳米测试芯片为逻辑集成系统芯片和静态随机存取存储器（SRAM）。

参与英特尔研发的有美国美光科技公司，他们已共同开发成功采用34纳米工艺技术的多值NAND型闪存。从2008年下半年开始量产的产品是容量为32Gbit多值NAND型闪存，可用于SSD（固态硬盘）。据美光存储器部门副总裁Brian Shirley称，该芯片“在量产产品中是bit密度最高的存储器”。

“坚守传统工艺”的IBM阵营

IBM阵营的特点是在基本不改变传统工艺的基础上开发通用的32纳米技术。

与IBM共同开发32纳米节点的标准CMOS工艺技术的有7家大型半导体公司，包括美国AMD、美国飞思卡尔半导体、德国英飞凌技术、韩国三星电子、意法ST微电子、新加坡标准半导体和日本东芝。日本NEC和日立公司也陆续加入了这一研发队伍。经过一年多合作开发，2008年IBM阵营推出了32纳米体硅 CMOS通用制造平台“Common Platform”。该通用制造平台的工艺采用高介电率栅极绝缘介质和金属栅极。通过使用高介电率绝缘介质材料和金属栅极，可使器件性能提高约35%，功耗降低约50%。

IBM的工程师使用了“高介电率绝缘介质先制栅极”(High-K Gate-First)的新工艺。在栅极工艺中，如果在形成栅极的高温退火工序之前采用Hing-K/金属栅极，那么金属受到高温的影响，会导致栅极工作参数变化，使晶体管特性劣化。IBM阵营研究出了节电型和高速型两种32纳米器件的批量生产技术，并且能有把握将这些标准工艺技术延伸至22纳米。IBM阵营所开发的工艺力求尽可能采用传统工艺并且不大幅增加成本。为了降低成本，其节电型没有采用成本稍高的应变硅技术。

IBM的Hing-K/金属栅可以将低功耗氧化层厚度降低约10埃（1纳米为10埃），这样反型层厚度（Tinv）可以达到14埃。更薄的栅氧化层厚度提高了性能，可以将栅长降低到30纳米，同时还可将SRAM的Vmin保持在优化的量级。可以将接触孔靠得更近而不会出现短路的危险。

今年4月，IBM宣布可以让客户开始进行32纳米芯片的设计。从2008年9月开始，IBM的32纳米通用制造平台已正式开始“流片”试生产（Shuttle Service），已试制成功SRAM、NOR和NAND闪存以及其他逻辑电路。如采用IBM的32纳米低耗电工艺试制出了ARM处理器内核“Cortex-M3”。该试制芯片名为“Cassini”，基于通用平台的32纳米工艺明年5月完成，并将从2009年年底开始批量生产。第二次流片计划将于2008年12月启动，IBM和它在Fishkill的合作伙伴计划在2009 年下半年开始进行32纳米低功耗工艺的量产。

IBM公司和英国ARM于2008年10月采用IBM阵营的体硅 CMOS通用制造平台“Common Platform”，共同开发专门用于32纳米、28纳米工艺的经过优化的物理IP（标准单元和Memory Generator等）。他们在进行32纳米、28纳米工艺技术开发的同时，合作完成器件版图即物理IP的优化布局等工作。这样，可充分发挥32纳米制造工艺的特长，提高器件的质量和可靠性。

ARM的物理IP业务的竞争者――美国Virage Logic也于2008年10月在美国了32纳米商用物理IP的专用化技术。

“极力降低成本”的台积电

台积电的特点是尽量延长45nm工艺的寿命，以便能最大限度降低代工生产的成本。

台积电已开发成功不需要采用高电介质栅极绝缘介质和金属栅极的32纳米技术工艺。这种低成本的32纳米工艺采用了其45纳米工艺中使用的SiON栅极绝缘介质。用SiON栅极绝缘介质可生产模拟和数字的集成系统芯片。在此基础上，2008年10月公布了其28纳米的工艺，该工艺有面向低功耗集成系统的SiON栅极绝缘介质技术和面向高功能集成系统的高介电率栅极绝缘介质/金属栅极技术两种。低功耗型适用于生产手机的基带LSI和应用处理器等。与该公司的40纳米工艺的低功耗型产品相比，器件的栅极密度为其2倍，工作速度最大可提高50%。器件功耗在工作速度相同的条件下可降低30%～50%。高功能型适用制造微处理器、图形处理器和FPGA等通用器件。与该公司40纳米工艺的高功能型相比，在功耗相同的情况下，器件栅极密度为其2倍，工作速度提高30%以上。参加台积电研发的有与其合作多年的美国德州仪器公司的工程师。

应指出的是，台积电开发的SiON栅极绝缘介质32纳米节点技术, 相比高介电率栅极绝缘介质/金属栅极工艺，由于可减少栅极电容，从而降低器件功耗。但其缺点是器件漏电流没有显著降低。台积电认为，面对更加重视降低运行时功耗的需求（例如手机等便携产品），与注重减少漏电流的高介电率栅极绝缘介质技术相比，SiON栅极绝缘介质技术更具优势。

2008年10月在日本横浜举行的技术研讨会台积电宣布, 2010年年初开始量产的28纳米工艺仍将采用液浸ArF光刻 。

“着眼于批量生产”的日本公司

日本公司的 特点是: 开发出了在更微细线宽条件下的防漏电的新型电极材料以及防止重叠配线层之间相互影响的层间绝缘材料。

在半导体行业的竞争队伍中也有日本公司，限于财力，它们主要开发32纳米节点的批量生产工艺和关键技术。

由日本各半导体厂商联合出资组成的先进集成电路的开发组织Selete（半导体尖端技术的缩写）已开发成功32纳米大规模集成电路的制造工艺。其要点有三: 一是开发出了在更微细线宽条件下的防漏电的新型电极材料; 二是开发出防止重叠配线层之间相互影响的层间绝缘材料; 第三，日本早稻田大学开发了新电极材料, 可加速32纳米半导体技术的实用化研究。

防漏电的新电极材料是用于控制晶体管栅极的绝缘性能。传统的晶体管的栅极材料采用的是多晶硅。为了绝缘, 在多晶硅周围使用了氧化硅。然而随着器件的微细化，这会产生漏电流过大的问题。为解决这一问题，经试用多种材料后，Selete和日立公司确定采用氮化钛TiN作为栅极。传统的集成电路由pMOS和nMOS两种晶体管组成。经试测，TiN对于这两种晶体管电路均适用。即采用TiN后，有效地防止了漏电流。

绝缘材料采用了硅酸铪（Hafnium Silicate）。一般nMOS掺杂MgO，而pMOS掺杂氧化铝。如果pMOS和nMOS采用相同的金属栅材料，则可简化工艺和降低制造成本。此外，所开发的32纳米器件将通、断电压降低了0.2伏。由此，可期待该器件适于高速工作。

Selete的层间绝缘材料采用多孔氧化硅（Poraus Silica）。即在氧化硅上分布有无数个直径约4纳米的小孔。该孔为原来的二分之一。导电率为2.4，满足了32纳米器件的要求。

早稻田大学和物质材料研究研究所合作开发成功了用于32纳米半导体的新材料。这种材料由合金和炭组成，其可使器件稳定工作并且大幅度降低功耗。

NEC公司了通过降低层间绝缘膜的介电率（low-k），从而实现包括层间绝缘膜的任何层都可连续成膜的32纳米工艺的布线技术。

日本富士通开发出了不使用金属栅极材料的32纳米工艺CMOS技术，可降低生产成本。

日本松下和瑞萨公司合作，开发32nm量产工艺技术。它们采用氮化钛作为在高K金属氧化物绝缘层中的电极导电膜。该工艺将用于生产手机和家电中使用的器件，可减少漏电流，降低器件功耗。

“侧重存储器”的IMEC阵营

IMEC阵营的特点是除通用的逻辑器件外，侧重于开发32纳米存储器工艺。

位于比利时的IMEC阵营由十个核心伙伴组成，他们是: NXP（原飞利浦半导体）、德州仪器、英特尔、意法半导体、英飞凌（原西门子半导体）、奇梦达（Qimonda由英飞凌分拆出，专门生产存储器）、三星、松下、美光和我国台湾的台积电。此外还有几个重要伙伴（日本Elpida、韩国Hynix与中国台湾力晶）。

2008年1月IMEC阵营公布了栅堆叠32纳米技术。它们采用铪基高介电绝缘介质及TaC碳化钽金属栅极，显著提高了平面CMOS的性能。通过在栅绝缘介质及金属栅极之间增加一薄层带隙层电介质，实现了较低的阈值电压。它们为pMOS和nMOS分别制造绝缘介质上的带隙层和金属电极层，通过追加离子氮化时的掩膜工序, 将制作pMOS栅极和nMOS栅极的工艺区别开来。其nMOS中的带隙层可以是La2O3或Dy2O3。具体方法是，在Dy2O3层的上部设计TaCx碳化钽电极。通过离子氮化，使TaCx变成功函数较大的离子氮化碳化钽TaCxNy。未采用Dy2O3带隙层时，碳化钽TaCx和离子氮化碳化钽TaCxNy的功函数分别为4.4和4.8eV，增加带隙层之后，功函数则接近4.2和4.9eV。此外，栅堆叠层的激光退火工艺明显降低了极限栅长度，增强了对短沟道效应的控制。相同的工艺可望应用于22纳米的Fin场效应晶体管中。

2008年6月IMEC宣布，他们的32纳米先制栅极和后制栅极工艺都获得了成功。特别是采用先制栅极技术、软掩模技术和湿清洗液，通过将双金属、双电介质绝缘层改变成单金属、双电介质绝缘层的平面CMOS工艺，将工序数目由15个减少到9个。再加上传统的应力增强技术，使得nMOS和pMOS晶体管的性能分别提高了16%和11%。结果使逆变器的迟延时间由15ps缩短至10ps。由此，除提高器件性能外，还可降低批量生产的成本。

22纳米曙光初现

IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度，而且可大幅度减少生产成本。

由于IBM阵营集中了全球主要半导体公司，通过合作在22纳米工艺开发上进展迅速。2008年8月他们在全球首先了在美国Albany纳米技术研究室试制成功的22纳米的SRAM芯片。其工艺技术有以下七个特点: （1）高介电率栅极绝缘层/金属栅极: （2）栅极长度小于25纳米的晶体管; （3）薄隔离层; （4）新的离子注入方式; （5）尖端退火技术; （6）超薄硅化物; （7）镶嵌Cu触头。该芯片光刻采用了高数值孔径（high- NA）的液浸光刻技术。

要特别指出的是，与32纳米工艺一样，IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度，而且可大幅度降低生产成本。在此基础上，底气十足的IBM阵营最近宣布，其在22纳米工艺上已领先于英特尔公司。

有关专家指出，制约芯片微细工艺进展的难点主要是光刻技术。新一代光刻在技术上要求高，制造设备的成本极高，绝大多数公司无力单独承担。而IBM公司的22纳米工艺，主要是在光刻上有重大突破。其使用了Mentor Graphics公司计算缩微光刻技术，利用现有的缩微光刻工具并通过大量的并行计算来生产，只要将目前的设备加以改进，便可完成22纳米芯片的光刻工作。计算缩微光刻是一种新的技术思路和尝试，其核心是利用软件对整个工艺设计进行优化。

笔者认为，在此全球金融危机之刻，IBM等公司在基本采用传统芯片工艺基础上开发新一代尖端工艺和技术的思路值得大力提倡。特别是在硬件上暂时无法实现时，充分发挥软件技术的优势，软硬结合开拓新的发展途径。IBM等公司的实践说明，通过强强联手、软硬结合，充分发掘现有设备和技术的潜力，可攻克技术难关，这是当前形势下先进技术开发的一条值得推荐的途径。

链接

制程工艺的进步

推动处理器的升级

半导体工艺技术范文第3篇

关键词：半导体；光刻；图形；薄膜；沉积

DOI：10.16640/ki.37-1222/t.2016.11.038

0 引言

人来研究半导体器件已经超过135年[1]。尤其是进近几十年来，半导体技术迅猛发展，各种半导体产品如雨后春笋般地出现，如柔性显示器、可穿戴电子设置、LED、太阳能电池、3D晶体管、VR技术以及存储器等领域蓬勃发展。本文针对半导制造技术的演变和主要内容的研究进行梳理简介和统计分析，了解半导体制造技术的专业技术知识，掌握该领域技术演进路线，同时提升对技术的理解和把握能力。

1 半导体技术

半导体制造技术是半导体产业发展的基础，制造技术水平的高低直接影响半导体产品的性能及其发展。光刻，刻蚀，沉积，扩散，离子注入，热处理和热氧化等都是常用的半导体制造技术[2]。而光刻技术和薄膜制备技术是半导体制造技术中最常用的工艺，下面主要对以上两种技术进行简介和分析。

2 光刻技术

主流的半导体制造过程中，光刻是最复杂、昂贵和关键的制造工艺。大概占成本的1/3以上。主要分为光学光刻和非光学光刻两大类。据目前所知，广义上的光刻（通过某种特定方式实现图案化的转移）最早出现在1796年，AloysSenefelder发现石头通过化学处理后可以将图像转移到纸上。1961年，光刻技术已经被用于在硅片上制造晶体管，当时的精度是5微米。现在，X射线光刻、电子束光刻等已经开始被用于的半导体制造技术，最小精度可以达到10微米。

光学投影式光刻是半导体制造中最常用的光刻技术，主要包括涂胶/前烘、曝光、显影、后烘等。非光学光刻技术主要包括极深紫外光刻（EUV）、电子束光刻（E-beam Lithography）、X射线光刻（X-ray lithography）。判断光刻的主要性能标准有分辨率（即可以曝光出来的最小特征尺寸）、对准（套刻精度的度量）、产量。

随着半导体行业的发展，器件的小型化（特征尺寸减小）和集成电路的密集度提高，传统的光学光刻制造技术开始步入发展瓶颈状态，其面临的关键技术问题在于如何提高分辨率。

虽然，改进传统光学光刻制造技术的方法多种，但传统的光学投影式技术已经处于发展缓慢的阶段。与传统的投影式光刻技术发展缓慢相比，下一代光刻技术比如EUV、E-beam、X-ray、纳米压印等的发展很快。各大光刻厂商纷纷致力于研制下一代光刻技术，如三星的极紫外光刻、尼康的浸润式光刻等。目前先进的光刻技术主要集中在国外，国内的下一代光刻技术和光刻设备发展相对较为滞后。

3 薄膜制备技术

半导体制造工艺中，在硅片上制作的器件结构层绝大多数都是采用薄膜沉积的方法完成。薄膜的一般定义为在衬底上生长的薄固体物质，其一维尺寸（厚度）远小于另外二维的尺寸。常用的薄膜包括： SiO2， Si3N4， poli-Si， Metal等。常用的薄膜沉积方法分为化学气相沉积（Chemical Vapor Deposition）和物理气相沉积（Physical Vapor Deposition）两种。化学气相沉积利用化学反应生成所需的薄膜材料，常用于各种介质材料和半导体材料的沉积，如SiO2， poly-Si， Si3N4等[3]。物理气相沉积利用物理机制制备所需的薄膜材料，常用于金属薄膜的制备，如Al， Cu， W， Ti等。沉积薄膜的主要分为三个阶段：晶核形成―聚集成束―形成连续膜。为了满足半导体工艺和器件要求，通常情况下关注薄膜的一下几个特性：（1）台阶覆盖能力；（2）低的膜应力；（3）高的深宽比间隙填充能力；（4）大面积薄膜厚度均匀性；（5）大面积薄膜介电＼电学＼折射率特性；（6）高纯度和高密度；（7）与衬底或下层膜有好的粘附能力。台阶覆盖能力以及高的深宽比间隙填充能力，是薄膜制备技术的关键技术问题。我们都希望薄膜在不平整衬底表面的厚度具有一致性。厚度不一致容易导致膜应力、电短路等问题。而高的深宽比间隙填充能力则有利于半导体器件的进一步微型化及其性能的提高。同时，低的膜应力对所沉积的薄膜而言也是非常重要的。

4 结语

虽然，与不断更新换代的半导产品相比，半导体制造技术发展较为缓慢，大部分制造技术发展已经趋于成熟。但是，随着不断发展的半导体行业，必然会对半导体制造技术的提出更高的要求，以满足半导体产品的快速发展。因此，掌握和了解半导体制造技术的相关专利知识有利于推进该领域的发展。

参考文献：

[1] Most of the classic device papers are collected in S.M Sze，Ed.，Semiconductor Devices：Pioneering Papers，World Sci. ， Singapore，1991.

半导体工艺技术范文第4篇

目前半导体厂商所面临的挑战之一，就是工程师已经无法自如应用很多决定性能密度以及功耗的重要参数。在45nm制程这一节点上，在做到漏电控制的同时，物理栅极的厚度已经再无法减少了。一旦硅氧氮化物(锡永)栅极材料变薄，就会使得漏电不断增加。于是相关改进意见非常清楚了，这就是半导体技术未来需要从SiON向H。gh-K／metel栅极发展，以保持Effective Oxide Thickness(EOT)的连续性，同时实现32nm及更精细的氧化物物理层厚度。

当年Intel曾展示了使用了45nm High-K／metel栅极来截止电流。自2007年未，Intel已经推出了基于45nm工艺的处理器产品(Penryn)，而该公司在2007年公布的IEEDM报告，也是半导体界首次对High-K／metel栅极所能获得的成就进行展望。

而在EDM大会的处理器技术会议上，业界的焦点变成了向32nm转移。会上出现了五种不同的有关32nm--艺的论文，不过每篇都是基于High-k栅电介质Metal Gate，实现了在增加管线控制的同时减少漏电。向HIgh-K／metal栅极的转移，对于整个业界来说绝对是一次挑战，并且将会加速芯片产业的整合。这成为了其中几个45nm前忠实拥护者的转折点，他们最终选择了发展新的工艺技术。

无论是德州仪器或者是富士通，都是以高性能的工艺技术而闻名，并且与多家实力强劲的CPU设计团队拥有合作关系。这两家公司在代工合作伙伴的选择上都是TSMC，无论这样的决定是否因为HIgh-K／metal技术高昂的开发成本，但是现在的情况对于两家公司而言都不会感到轻松。目前这两家公司承受着沉重的财政压力，而工艺的发展与升级的代价则无法想象的高昂。

所有的人都会同意High-K／metel栅极需要CMOS技术继续有效的发展。不过这里几家公司之间也存在激烈的讨论，也就是关于什么是栅极堆栈最佳技术方面的讨论。这里主要有两种方法，分别为“gate first”和“gate Iast”。Intel是“gate last”的坚定支持者，而其他公司则倾向于使用“gate first”技术。

Intel的45nm工艺已经被多家不同的逆向工程公司所分析，而其“gate first”32nm工艺自然也被彻底得进行了检验。结果就是，“gate replacement”(gate last)很少有技术够应用在“gate first”工艺上，比如硅基与High-K栅极之间的第一个中间层，而其他技术无法使用。

比较起来，“gate first”与当前的SiON栅极和多晶硅栅极堆栈(polysilicon gate stacks)有些相似。基于High－K halfnium的栅极和金属电极材料都不是传统材料，“gate first”技术的一个难题就是，找出能够抵抗高温的晶体管堆栈(超过1000摄氏度)，而且还需要与适变技术要求一致。“gate first”技术的支持者表示，该技术更简单并且可以更好地适应将来节点的发展。

两次图形曝光技术是关键

随着工艺的不断提升，在没有找到193nm ArF光源的替代之前，印刷技术正面临着越来越严竣的考验。这里有两种改善方案：减少k1或者增加数值孔径(NumericaAperture)。去年几乎所有的半导体厂商(除了Intel)，均宣布将会在45nm节点使用ImmersionLlthography(沉浸式光刻)技术来满足未来的需求，大家最熟悉的可能就要算AMD的羿龙龙Ⅱ处理器了。

为了获得32nm工艺上期望的尺寸值业界统一的意见认为，两次图形曝光是所需要的光刻技术。来自东芝和NEC的相关论文，也显示了标准单次曝光的不适应性。幸运的是，两次图形曝光光刻工具要比沉浸式光刻破裂要少。当然另一个问题就是，当未来推出22nm工艺之后，会需要什么样的额外技术。

最新生产工艺技术对比

在制程工艺中，往往通过对比当前高精度芯片技术下的NFET(X-axis)和PFET(Y-axis)性能来评定优劣。从结果来看，IBM和Intel的晶体管性能最强，其中Intel PMOS性能高出7％。这也表示Intel、IBM和AMD设计团队的设计基础是基本接近的。根据介绍，Inte将会在2009年晚些时候推出32nm工艺，这要比IBM和AMD领先将近一年。这也意味着在将近一年的时间里，Intel将会拥有性能上的优势。

IBM 45nm High-K／metal栅极SOI工艺给人的印象相当深刻，基本上体现了32nm工艺的性能。不过从描述来看应该是以研究为主，可能并不会实际生产。不过令人惊讶的是，Intel较老的45nm High-K／metal工艺则经受住了考验。当然如果让其与32nm High-K／metal工艺进行竞争，是肯定没有指望的。

IBM与TSMC均展示了32nm bulk工艺出色的性能，以及相对于当前45nm工艺的提升。IBM与TSMC两家公司基本相同，但是有略有区别，其中TSMC的PFETs性能更好，但是在NFET性能上要略逊一筹。

32nm制程继续引领芯片革命

再次回到我们熟悉的DIY领域，目前行业巨头Intel即将具备业界领先特性的32nm逻辑技术，同时Intel也是第一家演示了可运行32nm处理器的厂商。目前Intel的32nm工艺已经准备就绪，计划于2009年第四季度投入生产，这项工艺的CPU和SoC版本即将推出。作为一家芯片集成电路制造商，Intel凭借强大研发使我们能够继续按照每两年的发展节奏继续推出未来几代的芯片制程技术。至于下一代制程技术何时真正成熟，让我们拭目以待吧。

知识链接：什么是制程工艺

通常我们所说的CPU“制作工艺”指的是在生产CPU过程中，要加工各种电路和电子元件。精度越高，生产工艺越先进。在同样的材料中可以制造更多的电子元件，连接线也越细，提高CPU的集成度，CPU的功耗也越小。

半导体工艺技术范文第5篇

利好2011

经历了2010的全行业强劲复苏之后，步入2011，半导体企业面对的又是―个全新的竞争格局。客观上讲，半导体技术的发展一直在追求更高性能、更低功耗和更小尺寸的道略上不断前行。在这样―个大前提下，半导体进入2011存在着诸多特定的利好因素。

首先，市场的需求依然旺盛。经历了2009年的减产之后，半导体库存已经基本清空，这客观造成了诸多半导体企业的2010年亮丽的业绩，截止到2010年底，半导体的供货周期依然比2008年之前长很多，库存始终处于较低的水平，这就必然推动2011年的半导体企业的业绩继续保持增长，虽然这个速度较2010年有明显的下滑，但基于一个更高的起点的增长，本身就是值得欣慰的事情。

其次，新工艺驾临。2011年，最先进的工艺节点将继续被推进，下半年，英特尔将推出22nm制程的量产芯片，TSMC也将提供28nm的量产代工业务，新工艺的量产无疑将半导体芯片的性能带人一个全新的高度，由此引发的连锁效应势必引发新的市场需求和技术革新。

再者，21世纪第一个十年。半导体经历了两次极为惊心动魄的起伏，这也是十年中半导体经历的仅有两次起伏。2010，半导体从理论上已经走出了经济危机带来的阴霾，对于每个半导体从业者而言，都希望重现世纪初的先悲后喜，一次剧烈的下滑之后换来的是六七年的高速增长，换来的是半导体产业近乎翻倍的成长。

最后，新技术和产品对半导体的需求在2011变得更为明显。一方面由于经济危机的出现，像3G这样的基础网络建设速度一度被放缓，2011年的3G网络建设和终端发展依然将是半导体发展的主要推动力，并且将贡献比2010年更大的市场价值。另一方面，iPad掀起的平板电脑热潮让本已平稳的PC市场重新火热起来，加上更多便携移动信息处理设备的兴起，半导体再一次充满了动力。

不仅传统两大市场再次复苏，电动汽车、新能源和医疗等市场正在不断快速成长，甚至大有取代两大传统应用成为引领半导体成长的主力的趋势。半导体的发展有个永恒的主题，就是更高性能、更小尺寸、更低功耗和更高的性价比。其中功耗，本就是衡量半导潍产品性能和竞争力一个重要的指标，随着哥本哈根气候会议之后全球将碳排放作为一项政府层面的任务指标之后，作为决定电子能耗的源头产业，节能降耗就从半导体的责任变成了义务，并且在强制指令下催生出旺盛的市场需求。因此，2011年半导体发展最重要的主题就是节能降牦及其相关的新能源应用，这无疑给了模拟和电源为主的厂商持久的市场需求。

转变2011

面对这些利好，半导体企业没有理由不期待2011年的增长，只是，经历过一次大的动荡之后，或多或少的半导体都会出现一些新的变化。　回顾2001年的科技股泡沫破灭引发的半导体产业剧烈动荡，造成的结果从现在看无外乎有两个：一是企业级需求逐渐被个人消费需求所超越，成为推动半导体发展的主力；另一个是半导体从IDM(独立设计制造)模式为主转变为无晶圆设计(Fabless)一代工(Foundry)的协作模式。当年正是因为对互联网膨胀速度的过于乐观估计，导致了科技股市的集中狂跌，从那之后，更多半导体企业开始着重致力于个人消费电子领域的拓展，促成了消费电子产品的快速增长。

这一次的动荡从宏观表象上与世纪初的类似，但背后的动因却大不相同。毕竟这次引发的是全球性的经济衰退，明显比多年前的只是电子与信息技术领域的崩盘不可同日而语。我们依然需要正视的问题是，如果把存储器这5年的发展轨迹评估一下，不难发现其实2007年初开始的存储器市场动荡是个很明确的暗示，只是，本应有的小幅动荡被更严酷的经济形势所放大，当然也被掩盖。

产业链的变化方面，历经了这次动荡，从业者发现采用Fabless模式更能在市场低迷期保持低成本甚至近乎零负担，加上工艺开发的成本已近天文数字，因此会有更多的半导体厂商从独立生产转向代工模式，产业链的细分程度将进一步深化。