硬件电路设计规范
硬件电路设计规范范文第1篇
关键词：分层式；二维阵列；硬件电路
中图分类号：TN919.81 文献标识码：A 文章编号：1007-9416（2017）04-0165-01
二维阵列为视频编程中的重要组成成分之一，其构造是复杂化的。在运动估计体系中，运动搜索算法的一种类型为全搜索算法（FSM），作为简易性搜索算法，其最大的功能为能够搜索被搜索范畴内的所有版块，探寻出最优匹配版块[1]。因为视频信号在处理过程中对时效性方面提出较高标准，以及FSM耗时较长，所以本文应用分层式方法，规划出一类分层式二维阵列全搜索运动估计硬件电路。
1 原理
运动估计分层式二维阵列全搜索形式构建目标的实现，可以借助以下两种方式：一是全部PE阵列同步进行配对，测算出被搜索范畴里群全部版块，这一方法具有快捷性特征；二是对相近的PE进行配对，处于不同行列的版块，其均存在一定的拓展性，这一搜索形式的优势在于易操作，缺陷为使用的延时器数目较多，资源耗损量大。
2 电路设计
2.1 存储器阵列规划
对Ram0进行研究，其是16 x 16 x 8bit存储器，功能为藏储目前版块的数据信息。应用16个16x8bit的QuartusⅡ的宏观能模块RAM，对其施以并联举措，从而构建出16个RAM并列应用的读/写地址线，若将读/写地址线变动区间设置为0000～1111，其就可以将Ram00～15列数据统统读/写出来。当RamO的输入/输出端宽度均被设置为16x8 bit时，一个运行周期内一列的16个像素数据可以整体性被输入或输出，由此可以推算的是这一16x16的宏块数据的输入或输出17个周期就可以完成。对存储器采用这样的规划形式，其和单一化像索的输入/输出形式相比较，大幅度的压缩了周期，数据信息读入/读出上体现出快捷性，彰显出时效性的应用优势[2]。
2.2 二维处理单元（PE）规划
PE作为全搜索运动估计硬件电路核心成分，其计算量是庞大化的，应用硬件资源量也处于较高层次上，本文规划中应用了64个PE对数据信息进行处理。PE的内部构造，版块数据（C）与参考版块数据（R）施以绝对值差值计算方式是基础，继而把获得的差值和上一阶段所得的测算值SAD叠加在一起（ALU），最后把叠加的最后成果搁置在寄存器（REG）内，计数器将功能施加到叠加器上，管控着叠加程序运行的数目，当叠加次数为16时，导出最终配对版块的最终残差值（SAD）。
2.3 控制器规划
可以将控制器运行进程细化为两个结构：一是管控RamO的读写功能；二是管控PE是否启动。控制器的运行程序可以做出如下的概述：即当复位结束起，写信号在时钟触发下端形成，Ram0以及Raml的数据信息被记录；推延一个周期形成读信号，对RamO、Ram1读数据；顺延一个周期，形成enable0使能信号，其将自体实效性施加到第1列PR上，使其运转，以此类推，直至enable7均是在前期的一步延缓2周期后形成的。
3 解析验证结果
本文设定的时钟周期为10ns，输入数据宽度值为8 bit，16x 16目前版块均为2，32x 32搜索范畴内1～16行均为3，但是PE3测算范畴内只有一个数值3，其他均是2。对其编制仿真图，显示最小残差值（SAD）的输出应用时钟周期数目为35，PE阵列的输出应用的时钟周期数目为30。对仿真结果进行观察，PE3计算的区域，1是残差最小值SAD，与规划数据的理论测算结果相吻合，由此可见全搜索运动估计硬件电路规划的精确性。
本硬件模块在规划过程中应用了Verilog HDL硬件概述语言，稻菪畔⒌恼体分析与仿真图的规划应用了QuarTus II 8.1软件，在多样化条件的协助下分层式二维阵列全搜索运动估计硬件电路得以建立健全设计。实践结果已经充分证实，当工作频率为100 M H（即时钟周期为10 ns）时，与传统手段相比较，其大幅度的压缩了运行的时钟周期，完全与30 f/s状况相匹配。
4 结语
本文在对全搜索运动估计硬件电路设计采用的是分层式搜索形式，在与传统全搜索方式相比较，其在精确性上不占有优势，若想进一步提升精确性，可以将分层式搜索过程中获得的最佳版块设置为核心部分，继而对与其相邻的、没有搜索到的几个像素点进行全方位搜索。这一方法的应用，不仅仅可以获得到精确度系数高的版块，也降低了工作强度，优化了搜索效率。
参考文献
硬件电路设计规范范文第2篇
关键词： 电子细胞辅助电路； 胚胎电子阵列； 硬件消耗； 自修复能力
中图分类号： TN911?34； TP302.8 文献标识码： A 文章编号： 1004?373X（2017）06?0129?04
Abstract： The embryonic bio?inspired self?repairing system has the real?time self?repairing ability， and can be used in the design of the electronic system with high reliability. On the basis of analyzing the structure of the embryonic bio?inspired self?repairing system， the system hardware consumption model was established according to the characteristics of the self?repairing process. In comparison with the triple?modular redundancy self?repairing system， the simulation analysis for the hardware consumption of the embryonic bio?inspired self?repairing system was performed. The analysis results show that the embryonic bio?inspired self?repairing system has superiority in the design of the large?scale circuit with high self?repairing capacity， and can reduce the hardware consumption in the self?repairing process by means of the optimization design of the electronic cell auxiliary circuit.
Keywords： electronic cell auxiliary circuit； embryonic array； hardware consumption； self?repairing ability
0 引 言
胚胎型仿生自修复系统是受多细胞生物体结构和胚胎发育过程启发提出的一种仿生硬件[1?2]，与生物体类似，具有自检测、自修复能力，可用于航空、航天等领域及复杂电磁环境下高可靠性电子设备的设计。
胚胎型仿生自修复系统自提出以来，研究者对其系统结构[3?5]、自修复机制[6?7]、自修复实验[8]等方面进行了深入研究，提出了多种系统结构框架[9?12]，并实现了小规模电路的自修复实验。利用胚胎型仿生自修复系统进行电路设计时，在一定自修复能力下，系统硬件消耗是电子工程师十分关心的问题。学者对胚胎型仿生自修复中的硬件消耗研究较少，缺少系统层面的硬件消耗分析，无法指导胚胎型仿生硬件的应用及研究。
本文根据胚胎型仿生自修复系统结构及其自修复原理，建立了系统自修复实现中的硬件消耗模型，并与经典的三模冗余系统进行了硬件消耗对比。通过分析，明确了胚胎型仿生自修复系统的应用范围，对胚胎型仿生自修复系统的设计和应用具有指导意义。
1 胚胎型仿生自修复系y基础知识
1.1 胚胎型仿生自修复系统
胚胎型仿生硬件是由结构相同的电子细胞排列而成的均匀二维阵列，因此也被称为胚胎电子阵列，其结构如图1所示[13]。胚胎电子阵列中的每个电子细胞都是具有一定数据处理能力的逻辑单元，由地址产生器、基因库、I/O单元、逻辑单元和自检测单元（Build?In Test， BIT）组成。地址产生器用来计算细胞在电路中的位置，产生细胞在电路中的惟一标识，细胞通过该标识表达对应基因，执行特定的功能；基因库存储整个电路的所有基因，不同的基因代表不同的电路功能及细胞连接方式；I/O单元进行细胞与周围细胞的连接控制，在表达基因配置下控制细胞与阵列中其他细胞的信号交互；逻辑单元执行细胞的逻辑功能，在不同的表达基因配置下执行不同的逻辑功能；BIT在细胞运行过程中实时检测细胞状态。
阵列中每个细胞根据自身位置表达基因库中的特定基因，确定I/O单元连接方式及逻辑块执行的逻辑功能，整个阵列的细胞一起完成目标电路功能。运行过程中，细胞内的BIT模块实时检测细胞状态，检测到细胞故障时，对外发出细胞故障信号触发修复机制，移除故障细胞，消除故障对目标电路的影响。剩余细胞重新计算位置并更新表达基因，执行新的细胞功能及连接。通过故障细胞的移除和正常细胞的替代，阵列上目标电路功能得以维持，完成胚胎电子阵列上目标电路的自修复。
1.2 自修复过程及自修复能力
胚胎型仿生自修复系统通过移除故障细胞，消除故障对目标电路的影响，从而完成自修复。根据移除故障细胞的方式不同，其自修复方式主要为行/列移除自修复和细胞移除自修复，如图2所示。
行/列移除自修复指当胚胎电子阵列中某个电子细胞发生故障后，移除故障电子细胞所在的整行/列电子细胞，故障细胞所在行/列及其后所有激活行/列的功能向后移一行/列，直至最后使用一个空闲的行/列，如图2（b）所示。细胞移除自修复指当阵列中某个细胞单元故障后，移除该故障细胞，并将该行/列内故障单元细胞及位于故障单元后的细胞单元的功能后移，直至使用该行/列内的空闲细胞，如图2（c）所示。电路的自修湍芰ΓSelf?Repair Capacity，SRC）是系统自修复的重要指标，表征了电路能够从故障状态修复到正常状态的能力。对于移除自修复模式来说，电路的自修复能力即为胚胎电子阵列中冗余行/列资源的数目。
2 硬件消耗建模
根据胚胎电子阵列和经典的N模冗余自修复特点，考虑自修复过程中自修复能力指标，进行了硬件消耗的建模。
2.1 胚胎电子阵列与FPGA结构比较
FPGA与胚胎电子阵列结构相似，由许多独立的可编程逻辑模块CLB（Configurable Logic Block）排成阵列组成，用户通过可编程的互连资源将这些模块连接起来构成任何复杂的逻辑电路。
当前使用FPGA进行目标电路设计时，电路映射到FPGA基本单元CLB上。CLB中包含多个Slice，每个Slice中包括两个LUT、两个触发器和相关逻辑，不同的CLB间通过开关盒进行连接。
胚胎电子阵列进行目标电路的实现时，与FPGA类似，目标电路映射到电子细胞上，电子细胞由LUT，FF，开关盒和基因存储模块、自检测模块等组成。在硬件消耗上，相当于在FPGA基本单元上增加了基因存储模块、自检测模块及控制模块。
为了在相同级别上验证目标电路的硬件消耗，分别在设计的FPGA阵列上和胚胎电子阵列上进行目标电路的实现。两种阵列的功能模块、开关盒结构相同，阵列上目标电路实现方式相同。
2.2 硬件消耗模型
假设某电路由m×n个基本单元组成，每个单元消耗为ω。电子细胞在每个功能单元的基础上增加了基因存储、自检测及修复控制电路，设所增加的辅助电路与原电路的硬件消耗比为α，其值大小取决于电路设计水平及自检测中故障覆盖率。则电路由基本逻辑单元组成时，其硬件消耗为mnω；电路由电子细胞实现时，其硬件消耗为mnω（1+α）。
（1） N模冗余实现。电路采用N模冗余实现时，q个完全相同的模块M1，M2，…，Mq通过可控开关选择N个模块工作，工作模块的输出O1，O2，…，ON通过差错检测器检测模块状态，并使用表决器确定系统的输出，其结构如图3所示。当检查到N个工作模块中存在故障模块时，可控开关将故障模块断开，使故障模块不影响电路的最终输出，并选择冗余模块进行工作，保证同时有N个正常模块工作。
使用N模块冗余实现系统的自修复时，若系统自修复能力指标为SRC，需要的模块数目q=SRC+N-1。忽略比较器、检测器及开关的硬件消耗，其硬件消耗为：
[mnωq=mnωSRC+N-1] （1）
（2） 胚胎电子阵列实现。电路采用胚胎电子阵列实现时，若采用列移除自修复机制进行自修复，则每自修复一次，需要一个冗余细胞。当系统自修复能力指标为SRC时，阵列中需要SRC列冗余列，则硬件消耗为：
[mn+SRCω1+α] （2）
由式（1）、式（2）可得，对于同一目标电路，在相同的自修复能力指标要求下，分别采用胚胎电子阵列与N模冗余实现时，其硬件消耗比P为：
[P=m（n+SRC）ω（1+α）mnω（SRC+N-1）=（n+SRC）（1+α）n（SRC+N-1） =1+SRCn（1+α）SRC+N-1] （3）
3 硬件消耗仿真与分析
由式（3）可以看出，P与目标电路列数n、自修复能力SRC、电子细胞辅助电路比例α及N模冗余形式相关。N模冗余中，N越大其所消耗硬件越大，P值越小。对于确定的α和SRC，采用三模冗余时N=3，P值最大，有：
[P=1+SRCn（1+α）SRC+2] （4）
本文以三模冗余为对比对象，进行胚胎型仿生自修复系统的硬件消耗分析。
3.1 固定辅助电路比的硬件消耗
当目标电路列数n在[10，100]上、自修复能力SRC在[1，20]上变化，电子细胞辅助电路比例α分别为0.2，1.0，2.0，3.0，4.0，5.0时，P随n和SRC的变化如图4所示。由图4可以看出，胚胎电子阵列与N模冗余实现同一目标电路时，硬件消耗比P随着电子细胞辅助电路比例α的增加而增加，随着目标电路列数n和自修复能力SRC的增加而降低。在相同的电子细胞设计水平下，目标电路规模越大、自修复能力越大，P值越小，胚胎电子阵列的优势越明显，这是由于胚胎电子阵列与N模冗余的自修复特点不同决定的。N模冗余中将故障模块整块移除，而胚胎电子阵列中只移除故障细胞所在列，因此胚胎电子阵列在大规模、大自修复能力要求的环境下优势更加突出。对于相同规模和自修复能力要求的目标电路，α越大，P值越大，且对规模较小、自修复能力要求较低的电路影响较大。当[α≥2.0]时，对于规模[n≤20]、自修复能力[SRC≤5]的目标电路有[P≥1.0]，此时，胚胎电子阵列的硬件消耗大于三模冗余的硬件消耗。但是对于规模[n≥20]、自修复能力[SRC≥10]的目标电路，即使[α=5.0]，即电子细胞中辅助电路是细胞功能电路的5倍，P值依然小于1，即胚胎电子阵列与三模冗余相比依然具有优势。
3.2 固定电路规模的硬件消耗
为了进一步研究电子细胞辅助电路比例α对P的影响，当α在[1，20]上、自修复能力SRC在[1，20]上变化，目标电路列数n分别为10，20，30，50，100，200时计算胚胎电子阵列和三模冗余消耗硬件比例P，计算结果如图5所示，图5中黑色线条为[P=1.0]对应位置。
由图5可以看出，在相同的辅助电路比α和电路自修复能力SRC要求下，目标电路规模n越大，P值越小。同时，n越大，使[P20]的应用场合，胚胎电子阵列实现依然有硬件优势。
当目标电路规模较小时，如[n=10]，使[P5]，即电子细胞中检测、基因存储、修复控制电路规模是逻辑功能规模的5倍，则胚胎电子阵列相对于三模冗余没有硬件优势。
通过对图4和图5的分析可知，对于大规模、自修复能力要求高的目标电路，使用胚胎电子阵列实现时更具有优势。同时，电子细胞中检测、基因存储、修复控制等辅助电路的设计影响胚胎电子阵列的硬件消耗和应用范围，辅助电路比越低，胚胎电子阵列可应用范围越大。在胚胎电子阵列设计过程中，应尽量优化电子细胞设计，降低辅助电路比。
4 结 语
根据胚胎型仿生自修复系统中基本单元――电子细胞的结构特点，并结合其列移除自修复机制，建立了系统硬件消耗模型。在该模型基础上，对基于胚胎型仿生自修复系统的电路硬件消耗进行了分析。分析表明胚胎型仿生自修复系统适用于大规模目标电路、可靠性要求高的应用环境。对于目标电路规模较小、自修复能力要求较低的应用，胚胎型仿生自修复系统与传统的三模冗余相比，在硬件消耗上没有优势。另外，仿生电子系统的硬件消耗与电子细胞的设计水平紧密相关，通过优化电子细胞设计，可以有效降低系统硬件消耗。
参考文献
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硬件电路设计规范范文第3篇
一、ATX12V 2.3版比ATX12V 2.2版有何优势
1．功耗划分更加详细
ATX12V 2.2版规范最低功耗是从250W开始起步的，+12V电压分成+12V1、+12V2两路输出，其中+12V2专门为CPU供电，两路+12V输出设立过流保护功能；而ATX12V 2.3规范重新定义了电源的功耗等级，其中300W以下分为180W、220W、270W三个功率级，均为单路+12V设计，而300W、350W、400W、450W四个功率级还是采用双路+12V输出，主要是为了支持高端显卡。
2．低端电源成本更低
从性能的角度而言，双路+12V并不一定比单路设计优秀，因为Intel最初引入双路12V设计是为了符合电源的直流输出最大不能超过240VA的要求，但对于一款低于300W的电源来说，即使采用单路输出不会超过240VA，而双路输出则要求电源制造时要使用更多的材料，所以低功耗电源采用单路输出，2.3版电源在成本上有优势。另外，2.3版规范还修正了因过流保护而引起的启动电压不够的问题。
3．高端电源更加符合配件功耗需求
对比300W以上ATX12V 2.3版和ATX12V 2.2版电源规范，在+12V输出功率上做了调整，其中提高了+12V1输出，同时降低了+12V2输出，另外还加强了+5V和3.3V的输出能力，这样的调整让新版电源更加符合Vista系统高功耗显卡供电需求和双核处理器功耗大幅度降低的现状。
4．更强的交叉负载能力
由于大量3D游戏的出现，增加了显卡用电量的同时，不同特效状态下功耗变化幅度更大，显卡对电源的拉载能力要求更加严格，这就对电源交叉负载能力提出了更高的要求。其次，为了提高主板的稳定性，厂商在设计上大量采用固态电容，主板的容性负载增大，这样在电脑开机瞬间，要求电源对主板的电容进行充电，开机瞬间电流更大。针对这些变化，ATX12V 2.3版规范采用了更严格的最小输出标准，同时还增强了各个功耗级的+12V的最大电流值。
二、ATX12V 2.3版规范出台的意义
新版电源规范将目前市场上多种电源规范并存的现象进行整合，并更正了旧规范中出现的不适应市场需求的部分，比如Intel对低功耗电源进行了细致的划分，弥补了旧规范中小功率电源的空白，对于功耗越来越低的整合平台提供了支持。
另一方，新版规范紧跟CPU、显卡等核心配件的步伐，及时调整电源结构以适应电脑平台功耗的变化，采用更严格的节能标准，更加关注节能与环保，为电源未来的发展指明了方向。
三、多彩超霸系列全面升级至2.3版
作为国内PC电源行业一支重要的力量，多彩推出过多个不同定位的电源系列，其中超霸节能系列是其中的经典。
主动PFC、四色超绚彩灯超霸DLP-500A
多彩超霸DLP-500A采用黑色哑光烤漆钢板外壳，输出线全部用蛇皮网包裹， 12cm大口径风扇搭配大面积蜂窝网状面板的散热架构设计.其中风扇为透明高硬度塑料材质，并设计了四个彩灯，工作时可发出彩光，相当的高档。
超霸DLP-500A的额定功率为350W，采用双路+12V输出，其中+12V1和+12V2输出电流分别为14A和10A，符合目前显卡功耗上升和处理器功耗降低的趋势。由于ATX12V 2.3规范中在节能方面提出了更高的要求，超霸DLP-500A采用主动式PFC设计，不同状态下的功率因数均可保持在0.9以上，电源对市电的利用效率非常高。得益于主动式PFC设计，电源可支持150V～264V的电压输入，并且具备过压、过流、欠压、短路、过载保护技术及防雷击设计等功能，安全可靠性高。
接口方面，该电源采用20+4Pin的兼容式接口，搭配一个分离式设计的8Pin处理器辅助供电接口，提供4个4Pin D型接口、3个SATA硬盘接口以及1个6Pin显卡辅助供电接口，接口兼容能力比较出色，适合于搭建高端的Vista平台。
参考价格：328元
升级不加价，20W功率免费送 超霸DLP-410A
超霸DLP-410A电源额定功率为250W，这款电源曾在本刊的电源横向测试中有出色表现，完美通过我国最新的节能标准，现在升级至2.3版本之后，额定功率为270W，而市场售价仍保持不变，持币观望的用户可以出手了。
硬件电路设计规范范文第4篇
我国正处在一个高速发展的历史时期，教育兴国是我国的一项基本国策，全社会都对教育事业投入了极大关注和巨大的人力物力，教育由原来的学分教育、知识教育向素质教育转变。而每年的高考是中国教育的一件大事,如何借助高科技手段对高考现场进行统一监控,如何更好的监督考场纪律规范考场秩序是每年高考的一个重要课题.
二系统设计目标
在进行闭路监控系统设计的时候，依照某学校对该系统的基本需求，本着架构合理、安全可靠、产品主流、低成本、低维护量作为出发点，并依此为某学校提供先进、安全、可靠、高效的系统解决方案。
■架构合理：就是要采用先进合理的技术来架构系统，使整个系统安全平稳的运行，并具备未来良好的扩展条件
■稳定性和安全性：只有稳定运行的系统，才能确保某学校闭路监控系统平稳运行。系统的技术先进性是系统高性能的保证和基础，同时可有效地减少使用人员和系统维护人员的麻烦。良好的可扩展性则是为了用户的发展考虑。随着某学校校园系统应用时间的增长，未来对系统的要求会更高。可扩展性保证当用户有更多的要求时，引入的新设备可以顺利地与本次配备的设备共同工作，进一步扩展与提高系统的性能。
■产品主流：系统是否采用当今主流产品，关系到系统的整体质量和未来能否得到良好技术支持以及完整的技术文档资料。在设备选型时，我们将主要依据山南二高提出的具体需求，同时考虑产品厂家的技术先进性，产品是否为主流产品，原厂商的产品技术资料的完整性，原厂商的技术支持力量和产品制造单位的发展前景。所有这些是保证用户得到良好技术支持的条件，也是保障用户投资的基本条件。
■低成本低维护量：指力争有良好的性能价格比，所采用的产品应是简单，易操作，易维护，高可靠度的。系统是否具有优良的性能价格比是判断一个系统优劣条件的重要依据。系统的易操作和易维护性是保证非专业人员使用好一个系统的条件。高可靠度是保障系统运行的基本要求，也是易维护性的保障。我公司将本着上述设计原则，来进行某学校闭路监控系统的设计。并将严格按照国际惯例并结合本单位的技术实力与工程经验，进行某学校监控系统整个工程的安装、测试以及验收，完工时将同时提交与工程相关的每个设备的安装使用手册、及系统的各种图表等各项文档资料，还将根据用户的实际需求提出技术培训和有偿服务的建议。
三系统设计原则、依据
1设计原则
本设计以行业标准作为设计依据，结合该校的具体情况，用最佳设计方案体现最高的性能价格比，是本方案设计的指导思想，也是本方案设计的基本出发点和追求的目标。
■先进性：在投资费用许可的情况下，系统采用当今先进的技术和设备，一方面能反映系统所具有的先进水平，另一方面又使系统具有强大的发展潜力，以便该系统在尽可能的时间内与社会发展相适应。
■可靠性：系统最重要的就是可靠性，系统一旦瘫痪的后果将是难以想象的，因此系统必须可靠地、能连续地运行，系统设计时在成本接受的条件下，从系统结构、设备选择、产品供应商的技术服务及维修响应能力等各方面均应严格要求，使得故障发生的可能性尽可能少。即便是出现故障时，影响面也要尽可能小。
■安全性：对于一个系统来说，其内外部的安全性也非常重要，应具有密码、多级控制级别、撤设防级别；操作人权限可划分为系统设置、超级用户、值班员等，各种系统控制、报警时间应具有记录及共享功能。
■可扩充性：系统设计时应充分考虑今后的发展需要，系统应具有预备容量的扩充与升级换代的可能。
■规范性：由于本系统是一个严格的综合性系统，在系统的设计与施工过程中应参考各方面的标准与规范，严格遵从各项技术规定，做好系统的标准化设计与施工。一切应从实际出发，使智能系统具有较高的实用效能。这也是智能建筑在当今之所以能迅速兴起并发展的关键所在。
2设计依据
本方案设计根据甲方常规要求，并遵循以下国家相关部门制定的设计规范要求。主要包括：
■JGJ/T16-92《民用建筑电气设计规范》
■GB/T50314-2000《智能建筑设计标准》
■GB50174-93《电子计算机机房设计规范》
■GB50057-94《建筑物防雷设计规范》
■GBJ232-92《电气装置安装工程施工及验收规范》
■GB4943-95《信息技术设备（包括电气事务设备）的安全》
■GB/T75-94《安全技术防范规范工程技术规范》
■GB50198-94《民用闭路电视监控电视系统工程技术规范》
四设备参数介绍
数字硬盘录象机型号：-Y2006
多画面监视可以1、4、7、9、10、16个画面进行分屏，即可同时显示1~16通道影像。也可以全屏显示某一路摄像画面。
画面色彩调整可以调整各个通道画面的亮度、对比度、饱和度及色调。
状态显示显示系统当前时间，硬盘录像空间的使用情况，网络连接状态，各通道的录像状态。
用户管理可以在服务端设置允许访问的本地和远程用户组或者用户，并实现多级权限管理。
系统参数设置用户可以根据需要设置视频及音频的码流，设置录像方式（多播和点播），以及开通或关闭通道的远程传输功能。
■数字硬盘录像机外接设备控制
云台镜头控制可以对安装云台的通道进行控制，如控制镜头的上下左右转动及聚焦，设定镜头在某个位置的停留时间等。
切换矩阵控制可外接视音频切换矩阵，为每一路监视通道选择摄像画面，还可以设定时间间隔自动巡视多个镜头画面。
传感输入/报警输出控制可以设置传感器的类型，以及报警器与传感器的对应连接关系。可设置报警联动动作。
■数字硬盘录像机视音频录像与回放
同步录像1～16路视音频同步录像，录像的视音频码流均可以配置。
录像方式定时、报警触发、手动连续、运动检测等多种录像方式
回放功能可以支持多个通道同时回放，并且可以选择不同的回放速度进行逐帧回放。
回放检索可以按录像类型（所有类别、普通录像、报警录像）、按通道、按时间进行检索。
■数字硬盘录像机客户端远程功能
实时远程监视可以通过UDP或TCP/IP方式访问互联网或局域网中硬盘录像机服务端的实时广播视频每台客户端电脑可同时访问不同服衿魃系?6个广播通道。
远程控制客户端可以直接通过网络连接到服务端控制云台镜头的调节及切换矩阵的通道切换。
远程点播与回放客户端可以通过网络直接点播回放服务器上的视音频文件。最多可以同时回放不同服务器上共16个通道。
远程同步录像在客户端收看实时广播或者点播回放同时，可以在客户端本地将内容录制保存。这样可以实现异地远程备份。
■数字硬盘录像机其他功能
图像抓拍快捷的图像抓拍、放大、打印、保存及检索。
数据备份可以选择要备份的通道及时间段，将数据指定备份到网络、硬盘、光盘、软盘等路径。
3.数字硬盘录像机技术特点
监视/录像/回放/远程传输完全实时多工同步执行
硬件运动检测实现动就录不动就不录，节省硬盘空间
可调码流可选压缩硬件，完全满足不同网络环境需要
可扩展大容量硬盘，录像时间可以长达16路30天以上
多硬盘循环录像，自动磁盘管理，不因磁盘满丢失数据
全中文的图形操作界面，支持多种外设，支持数字硬盘录像软件升级
监控显示器
（LG、飞利普、三星）
尺寸:17寸
点距:0.264mm
最佳分辨率、刷新率:1280*1024@75Hz
对比度:450:1
亮度:260cd/m2
响应速度:16ms
光端机的选用
4/2通道视频复用器（OSD391/393）—多模光纤。
l特性：四/二路实时、全帧视频
调频调制
640TVL分辨率
8MHz带宽
自动的光增益控制（AGC）
LEDs灯诊断
光信号最大损耗：13分贝；更高可选
平均无故障工作时间>100000小时
l视频信号：4/2路输入
支持黑白：ELA、CCIR，彩色：NTSC、PAL、SECAM
输入视频信号：复合视频1Vp-p
输入阻抗：75欧姆
信躁比：60dB
l供电：输入电压：DC12V~16V
电流：0.2A
功耗：3.2W
1通道视频复用器（OSD381/383）—多模光纤。
l特性：单根光纤传输，单工传输
自动的光增益控制（AGC）
诊断指示：电平/损耗Level/LossTM、视频信号状态指示灯。
l视频信号：单路输入
带宽：10MHz±1dB
信躁比：测试带宽10Hz~4.5MHz>54dB@13dB衰减
输入视频信号：复合视频1Vp-p
输入阻抗：75欧姆
l供电：输入电压：DC12V~16V
电流：0.2A
功耗：3.2W
1通道视频、数据复用器（OSD420BT/BR）—多模光纤。
l特性：10-bit数字式视频传输
560TVL分辨率
用户设定数据格：RS232、RS422、RS485、曼彻斯特、TTL满足超过数EIA-250C平均距离标准
传输距离最大达18公里
信嘈比＞67dB
增强的内置诊断检测仪
平均无故障工作时间＞100000小时
视频信号:视频传输超过EIA/TI250C平均距离标准的要求
视频通道数:1
支持标准:黑白EIA,CCIR
彩色NTSC,PAL
视频输入信号:1.0VP-P标准复合视频
输出阻抗:75欧
信噪比:最小67dB
视频宽带:7MHz
视频分辨率:＞560TVL
视频信号:数据通道数:1
数据方向:双向
数据格式:RS232(三线制和五线制)TTL
RS422、曼彻斯****、SensornetTM
RS485(二线制和四线制)
数据格式：RS232=250kbps
Manchester=250kbps
Biphase=250kbps
RS422=512kbps
RS485=512kbps
TTL=512kbps
供电:输入电压：DC13.5V～16V
电流：Tx0.35A;Rx0.8A
电功：Tx8W;Rx10W
彩色枪式摄象机
日本松下（pansonilc）-460L
1/3（英寸）CCD拾取装置，752（H）×58048（V）像素
水平清晰度480线。数字信号处理（DSP）功能降低拍摄网格图像时的彩色噪波。
垂直数字增强和数字光圈矫正功能，增强水平和垂直边缘的信号强度，提供清晰图像。
先进的数字背景光补偿（BLC）功能。拐点电路有效地扩大拍摄明亮物体时的动态范围。
50dB高信噪比，提供自然图像。
最低景物照度：F1.4时2lx。
特别设计的镜头安装接口可安装C和CS型镜头，亦可使用DC或VIDEO伺服ALC镜头。
先进的电子光线控制（ELC）功能，可选用价格便宜的固定光圈镜头，有效降低系统成本。
电源同步功能保证系统操作时的自由切换。松下系统中可采用极其方便的VD2同步功能。
五管线敷设方案
系统布线原则：由四部分构成
1.从摄像机安装的位置到弱电线槽，采用铁管或PVC管，其穿线截面不得超过管子截面的40%。
2.电缆线在线槽中的走线应平直，无扭绞，并按规定距离进行扎线，固定。
3.机房内走线为暗线，必要时布设专用线槽，机柜配线应满足整洁、安全的工艺要求。
4.配管、配线施工工艺均应符合JGJ/T16-92《民用建筑电气设计规范》的要求。
六工程实施
工程设计及软件编写：在签定合同后，根据甲方实际需要绘制施工图纸，本公司提供接线图，系统图及平面施工布线图，按照合同文件规定提供设备材料,设备安装调试，系统开通运转,免费提供操作培训和售后服务；
现场施工及技术指导：本公司在不妨碍市政设施管线以及本工程周围建筑物或构筑物的情况下进行工程的施工。在施工期间，派出一位有经验的安装指导人员提供随时服务，负责排线施工，安装调试直至竣工验收解决一切有关本系统的现场安装问题。并且施工人员遵守工地的有关规定和制度,并主动做好与土建总承包单位的配合协调工作；
调试：在系统安装完毕后，派一组有经验的技术人员进行系统调试，调试完毕通过验收后，即保修期开始；
整个工程的设计必须经设计院认可签字后方能实施；
工程变更：若买方以书面形式向本公司发出就工程所作的任何指示，则本公司应尽全力达到买方的需求。如遇特殊情况应向买方阐明不能履行的真实理由，本公司不得单方面对承包工程做任何修改。承包工程的任何变更，均应经过买方与本公司双方签字认可，否则无效。
七验收和方式
验收办法：工程竣工时，本公司应向买方提出书面报告，由买方委托本公司负责牵头，上海市、区局技术防范办公室、买方和本公司以及有关专家联合验收。
验收标准按国标、市标及市局技防办和买方认可的施工图和材料封样为准。
如工程验收不符合合同文件明确的技术规范标准或设计施工图要求，买方认为工程必须返工，本公司必须无条件返工，并承担由此造成的工程返工修改费用。
八售后服务及培训
技术安全防范是保障财产和人员生命财产安全的重要措施，只有使系统时刻处于良好的工作状态，才能达到有效防范目的。要使设备处于完好的工作状态，除日常的维护保养外做好售后服务十分重要。
本公司严格按照国家、公安部、市府有关标准规范进行系统设计、施工安装；
设备在运往现场安装前须在公司进行系统24-48小时联试通电考核；
本公司设工程维修服务部，专职负责进行工程的售后服务及维修工作。本公司存有全部施工图纸及相关技术文件和合同，可供维修时查阅，以确保系统维护，不因原施工人员变动而受影响；
硬件电路设计规范范文第5篇
［关键词］ eda技术 电子系统 仿真
二十世纪后半期，随着集成电路和计算机的不断发展，电子技术面临着严峻的挑战。由于电子技术发展周期不断缩短，专用集成电路(asic)的设计面临着难度不断提高与设计周期不断缩短的矛盾。为了解决这个问题，要求我们必须采用新的设计方法和使用高层次的设计工具。在此情况下，eda(electronic design automation即电子设计自动化)技术应运而生。随着电子技术的发展及缩短电子系统设计周期的要求，eda技术得到了迅猛发展。
一、eda技术的定义及构成
所谓eda技术是在电子cad技术基础上发展起来的计算机软件系统。它是以计算机为工作平台，以硬件描述语言为系统逻辑描述的主要表达方式，以eda工具软件为开发环境，以大规模可编程逻辑器件pld(programmable logic device)为设计载体，以专用集成电路asic(application specific integrated circuit)、单片电子系统soc(system on a chip)芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程 [j]。在此过程中，设计者只需利用硬件描述语言hdl(hardware description language)，在eda工具软件中完成对系统硬件功能的描述，eda工具便会自动完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至特定目标芯片的适配编译、逻辑映射和编程下载等工作，最终形成集成电子系统或专用集成芯片。尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。
现代eda技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力。eda技术研究的对象是电子设计的全过程，有系统级、电路级和物理级各个层次的设计。eda技术研究的范畴相当广泛，从asic开发与应用角度看，包含以下子模块：设计输入子模块、设计数据库子模块、分析验证子模块、综合仿真子模块和布局布线子模块等。eda主要采用并行工程和“自顶向下”的设计方法，然后从系统设计入手，在顶层进行功能方框图的划分和结构设计，在方框图一级进行仿真、纠错，并用vhdl等硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。
二、eda技术的发展
eda 技术的发展至今经历了三个阶段：电子线路的cad是eda发展的初级阶段，是高级eda系统的重要组成部分。它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图。它可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。
eda技术中级阶段已具备了设计自动化的功能。其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。其作用已不仅仅是辅助设计，而且可以代替人进行某种思维。
高级eda阶段，又称为esda (电子系统设计自动化)系统。过去传统的电子系统电子产品的设计方法是采用自底而上(bottom-up)的程式，设计者先对系统结构分块，直接进行电路级的设计。eda技术高级阶段采用一种新的设计概念：自顶而下(top-down)的设计程式和并行工程(concurrent engineering)的设计方法，设计者的精力主要集中在所设计电子产品的准确定义上，eda系统去完成电子产品的系统级至物理级的设计。此阶段eda技术的主要特征是支持高级语言对系统进行描述。可进行系统级的仿真和综合。
三、基于eda技术的电子系统设计方法
1.电子系统电路级设计
首先确定设计方案，同时要选择能实现该方案的合适元器件，然后根据具体的元器件设计电路原理图。接着进行第一次仿真，包括数字电路的逻辑模拟、故障分析、模拟电路的交直流分析和瞬态分析。系统在进行仿真时，必须要有元件模型库的支持，计算机上模拟的输入输出波形代替了实际电路调试中的信号源和示波器。这一次仿真主要是检验设计方案在功能方面的正确性。仿真通过后，根据原理图产生的电气连接网络表进行pcb板的自动布局布线。在制作pcb板之前还可以进行后分析，包括热分析、噪声及窜扰分析、电磁兼容分析和可靠性分析等，并且可以将分析后的结果参数反标回电路图，进行第二次仿真，也称为后仿真，这一次仿真主要是检验pcb板在实际工作环境中的可行性。
可见，电路级的eda技术使电子工程师在实际的电子系统产生之前，就可以全面了解系统的功能特性和物理特性，从而将开发过程中出现的缺陷消灭在设计阶段，不仅缩短了开发时间，也降低了开发成本。
2. 系统级设计
系统级设计是一种“概念驱动式”设计，设计人员无须通过门级原理图描述电路，而是针对设计目标进行功能描述。由于摆脱了电路细节的束缚，设计人员可以把精力集中于创造性概念构思与方案上，一旦这些概念构思以高层次描述的形式输入计算机后，eda系统就能以规则驱动的方式自动完成整个设计。
系统级设计的步骤如下：
第一步：按照“自顶向下”的设计方法进行系统划分。
第二步：输入vhdl代码，这是系统级设计中最为普遍的输入方式。此外，还可以采用图形输入方式(框图、状态图等)，这种输入方式具有直观、容易理解的优点。
第三步：将以上的设计输入编译成标准的vhdl文件。对于大型设计，还要进行代码级的功能仿真，主要是检验系统功能设计的正确性，因为对于大型设计，综合、适配要花费数小时，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间，一般情况下，可略去这一仿真步骤。
第四步：利用综合器对vhdl源代码进行综合优化处理，生成门级描述的网表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对asic芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库支持下才能完成。综合后，可利用产生的网表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，较为粗略。一般设计，这一仿真步骤也可略去。
第五步：利用适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。
第六步：将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片fpga或cpld中。如果是大批量产品开发，通过更换相应的厂家综合库，可以很容易转由asic形式实现。
四、前景展望
21世纪将是eda技术的高速发展时期，eda 技术是现代电子设计技术的发展方向，并着眼于数字逻辑向模拟电路和数模混合电路的方向发展。eda将会超越电子设计的范畴进入其他领域随着集成电路技术的高速发展，数字系统正朝着更高集成度、超小型化、高性能、高可靠性和低功耗的系统级芯片(soc，system on chip)方向发展，借助于硬件描述语言的国际标准vhdl和强大的eda工具，可减少设计风险并缩短周期，随着vhdl语言使用范围的日益扩大，必将给硬件设计领域带来巨大的变革。
参考文献：
[1]谭会生，张昌凡.eda技术及应用[m].西安：西安电子科技大学出版社，2001.
